用于模拟内容可寻址存储器的存储单元及其装置制造方法及图纸

本公开提供一种用于一模拟内容可寻址存储器的存储单元和模拟内容可寻址存储器装置。模拟内容可寻址存储器的存储单元包括一N型晶体管、一P型晶体管、及一电流控制电路。N型晶体管的栅极用于接收一第一输入信号。P型晶体管的栅极用于接收一第二输入信号。电流控制电路耦接至N型晶体管及P型晶体管的至少二者之一，用于产生至少一导通电流。其中，当第一输入信号的输入电压与第二输入信号的输入电压位于一匹配范围内时，N型晶体管与P型晶体管均导通，且对应的导通电流实质上为一固定电流值。匹配范围与N型晶体管的阈值电压、P型晶体管的阈值电压、及固定电流值相关。及固定电流值相关。及固定电流值相关。

【技术实现步骤摘要】
用于模拟内容可寻址存储器的存储单元及其装置


[0001]本专利技术是有关于一种用于内容可寻址存储器的存储单元以及内容可寻址存储器装置，且特别是有关于一种用于模拟内容可寻址存储器的存储单元以及模拟内容可寻址存储器装置。

技术介绍

[0002]随着存储器技术的发展，一种内容可寻址存储器(Content
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Addressable Memory，CAM)被提出。CAM是一种应用于高速存储器内部(In
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memory)搜索的特殊存储器，并可以使用高度并行的方式将输入搜索词与阵列中所有列的储存词进行比较。CAM在图像(pattern)匹配与搜索的许多应用提供了非常强大的功能。
[0003]相较于传统的三元CAM(ternary CAM)，模拟CAM显著地增加了数据密度，并减少存储器内部的处理电路操作的能量损耗与处理电路的面积。模拟CAM需要具有良好存储单元的稳定性与较高的阵列密度。随着大数据(big data)的发展，在庞大数据库中进行数据搜索与数据比对时，则需要一个高密度的模拟CAM。如何在判断搜索范围是否匹配于储存范围时，避免数据比较的误判，乃业界所致力的方向之一。
[0004]公开内容
[0005]本专利技术有关于一种用于模拟内容可寻址存储器的存储单元以及模拟内容可寻址存储器装置，其利用电流控制电路来固定匹配范围内的不同输入信号所对应的电流电平，减少数据比较时的误判情况。
[0006]根据本专利技术的第一方面，提出一种用于一模拟内容可寻址存储器(Analog Content
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Addressable Memory，analog CAM)的存储单元。存储单元包括一N型晶体管、一P型晶体管、及一电流控制电路。N型晶体管具有一第一栅极。N型晶体管的第一栅极用于接收一第一输入信号。P型晶体管具有一第二栅极。P型晶体管的第二栅极用于接收一第二输入信号。电流控制电路耦接至N型晶体管及P型晶体管的至少二者之一，用于产生一导通电流。其中，当第一输入信号的输入电压与第二输入信号的输入电压位于一匹配范围内时，N型晶体管与P型晶体管均导通，且对应的导通电流实质上为一固定电流值。匹配范围与N型晶体管的阈值电压、P型晶体管的阈值电压、及固定电流值相关。
[0007]根据本专利技术的另一方面，提出一种模拟内容可寻址存储器装置，包括一字线驱动电路、多个存储单元、多个匹配信号线、多个源极线、一源极线驱动电路、及一感测放大器电路。字线驱动电路用于提供多个第一输入信号与多个第二输入信号。各存储单元包括一N型晶体管、一P型晶体管、及一电流控制电路。N型晶体管具有一第一栅极。N型晶体管的第一栅极用于接收对应的第一输入信号。P型晶体管具有一第二栅极。P型晶体管的第二栅极用于接收对应的第二输入信号。电流控制电路耦接至N型晶体管及P型晶体管的至少二者之一，用于产生一导通电流。各匹配信号线耦接至对应的存储单元。各源极线与对应的电流控制电路耦接。源极线驱动电路耦接至这些源极线。感测放大器电路耦接至这些匹配信号线。其中，针对这些存储单元中的一特定存储单元，当对应至特定存储单元的第一输入信号的输
入电压与对应至特定存储单元的第二输入信号的输入电压皆位于特定存储单元的一匹配范围内时，特定存储单元的N型晶体管与P型晶体管均导通，且特定存储单元的导通电流实质上为一固定电流值。特定存储单元的匹配范围与特定存储单元的N型晶体管的阈值电压、特定存储单元的P型晶体管的阈值电压、及固定电流值相关。
[0008]根据本专利技术的再一方面，提出一种模拟内容可寻址存储器装置，包括一第一字线驱动电路、一第二字线驱动电路、一第一N沟道NAND串列组、一第一P沟道NAND串列组、多个第一感测放大电路、多个第二感测放大电路、及多个第一与逻辑门。第一字线驱动电路用于提供多个第一输入信号，第二字线驱动电路用于提供多个第二输入信号。第一N沟道NAND串列组包括多个第一N沟道NAND串列。各第一N沟道NAND串列用于接收这些第一输入信号。各第一N沟道NAND串列还用于产生一第一电流。第一P沟道NAND串列组包括多个第一P沟道NAND串列。各第一P沟道NAND串列用于接收这些第二输入信号，各第一P沟道NAND串列还用于产生一第二电流。这些第一感测放大电路分别耦接至第一N沟道NAND串列组的这些第一N沟道NAND串列。这些第二感测放大电路分别耦接至第一P沟道NAND串列组的这些第一P沟道NAND串列。这些第一感测放大电路与这些第二感测放大电路各具有一阈值电流值。各第一与逻辑门耦接至对应的第一感测放大电路与对应的第二感测放大电路。其中这些第一与逻辑门之一为一选定的第一与逻辑门。当选定的第一与逻辑门所对应的第一电流与第二电流的电流均大于或等于阈值电流值时，选定的第一与逻辑门输出一第一逻辑值。
[0009]为了对本专利技术的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：
附图说明
[0010]图1为模拟内容可寻址存储器(analog content
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addressable memory，analog CAM)的操作示意图；
[0011]图2为模拟CAM存储单元；
[0012]图3为模拟CAM存储单元的匹配范围；
[0013]图4为根据一实施例的模拟内容可寻址存储器的存储单元的电路图；
[0014]图5A为未具有电流控制电路的存储单元的匹配范围；
[0015]图5B为连接于图5A的存储单元的匹配信号线的输出电压与放电时间的关系图；
[0016]图6A为具有电流控制电路的存储单元的匹配范围；
[0017]图6B为连接于图6A的存储单元的匹配信号线的输出电压与放电时间的关系图；
[0018]图7为将图4所示的存储单元应用于模拟内容可寻址存储器装置300的一例；
[0019]图8为根据另一实施例的模拟内容可寻址存储器的存储单元的电路图；
[0020]图9为具有电流控制电路的存储单元的匹配范围示意图；
[0021]图10为应用图8的存储单元的模拟内容可寻址存储器装置的电路图。
[0022]图11为根据另一实施例的模拟内容可寻址存储器装置。
[0023]附图标记说明
[0024]100，200，400：模拟内容可寻址存储器
[0025]202，304：存储单元
[0026]204，312，ML：匹配信号线
[0027]206，306，402：N型晶体管
[0028]208，308，404：P型晶体管
[0029]210，310，406：电流控制电路
[0030]210A，310A：控制晶体管
[0031]300，500，600：模拟内容可寻址存储器装置
[0032]302：字线驱动电路
[0033]314，SL：源极线
[0034]316：源极线驱动电路
[0035]318：感测放大器电路
[0036]406本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于一内容可寻址存储器的存储单元，该存储单元包括：一N型晶体管，具有一第一栅极，该N型晶体管的该第一栅极用于接收一第一输入信号；一P型晶体管，具有一第二栅极，该P型晶体管的该第二栅极用于接收一第二输入信号；以及一电流控制电路，耦接至该N型晶体管及该P型晶体管的至少二者之一，用于产生至少一导通电流；其中，当该第一输入信号的输入电压与该第二输入信号的输入电压位于一匹配范围内时，该N型晶体管与该P型晶体管均导通，且对应的该导通电流实质上为一固定电流值，该匹配范围与该N型晶体管的阈值电压、该P型晶体管的阈值电压、及该固定电流值相关。2.根据权利要求1所述的存储单元，其中该电流控制电路具有一控制晶体管，该控制晶体管为一金属氧化物半导体场效应晶体管或一浮动栅极晶体管，该N型晶体管的一第一端与该P型晶体管的一第一端电性连接，该P型晶体管的一第二端与该控制晶体管的一端电性连接，该控制晶体管具有一第三栅极，该控制晶体管的该第三栅极用于接收一控制电压，该控制电压实质上为一固定电压值。3.根据权利要求2所述的存储单元，其中该N型晶体管的一第二端用于与一匹配信号线电性连接，该N型晶体管的该第二端为漏极，该N型晶体管的该第一端为源极。4.根据权利要求1所述的存储单元，其中该存储单元还包括一与逻辑门，该电流控制电路具有一第一感测放大器与一第二感测放大器，该与逻辑门耦接至该第一感测放大器与该第二感测放大器，该第一感测放大器与该第二感测放大器各具有一阈值电流值，该N型晶体管与该第一感测放大器电性连接，该P型晶体管与该第二感测放大器电性连接；其中，当该N型晶体管对应的该至少一导通电流的一电流与该P型晶体管对应的该至少一导通电流的另一电流均大于或等于该阈值电流值时，该与逻辑门输出一第一逻辑值。5.根据权利要求1所述的存储单元，其中该模拟内容可寻址存储器为一快闪存储器，该快闪存储器为一电荷储存存储器、一电荷捕捉存储器、一分离式栅极存储器或一铁电场效应晶体管存储器。6.根据权利要求1所述的存储单元，其中该模拟内容可寻址存储器为一超陡峭快闪存储器，该超陡峭快闪存储器为一晶闸管随机存取存储器、一栅极控制晶闸管、一隧穿式场效应晶体管或一负电容场效应晶体管。7.根据权利要求1所述的存储单元，其中该N型晶体管与该P型晶体管为一2D快闪存储器结构或一3D快闪存储器结构。8.一种模拟内容可寻址存储器装置，包括：一字线驱动电路，用于提供多个第一输入信号与多个第二输入信号；多个存储单元，各该存储单元包括：一N型晶体管，具有一第一栅极，该N型晶体管的该第一栅极用于接收对应的该第一输入信号；一P型晶体管，具有一第二栅极，该P型晶体管的该第二栅极用于接收对应的该第二输入信号；及一电流控制电路，耦接至该N型晶体管及该P型晶体管的至少二者之，用于产生一导通电流；
多个匹配信号线，各该匹配信号线耦接至对应的该存储单元；多个源极线，各该源极线与对应的该电流控制电路耦接；一源极线驱动电路，耦接至这些源极线；以及一感测放大器电路，耦接至这些匹配信号线；其中，针对这些存储单元中的一特定存储单元，当对应至该特定存储单元的该第一输入信号的输入电压与对应至该特定存储单元的该第二输入信号的输入电压皆位于该特定存储单元的一匹配范围内时，该特定存储单元的该N型晶体管与该P型晶体管均导通，且该特定存储单元的该导通电流实质上为一固定电流值，该特定存储单元的该匹配范围与该特定存储单元的该N型晶体管的阈值电压、该特定存储单元的该P型晶体管的阈值电压、及该固定电流值相关。9.根据权利要求8所述的模拟内容可寻址存储器装置，其中各该存储单元的该电流控制电路具有一控制晶体管，该控制晶体管为一金属氧化物半导体场效应晶体管或一浮动栅极晶体管，该N型晶体管的一第一端与该P型晶体管的一第一端电性连接，该P型晶体管的一第二端与该控制晶体管的一端电性连接，该控制晶体管具有一第三栅极，该控制晶体管的该第三栅极用于接收一控制电压，该控制电压实质上为一固定电压值。10.根据权利要求9所述的模拟内容可寻址存储器装置，其中各该存储单元的该N型晶体管的一第二端用于与对应的该匹配信号线电性连接，该N型晶体管的该第二端为漏极，该N型晶体管的该第一端为源极。11.根据权利要求8所述的模拟内容可寻址存储器装置，其中该模拟内容可寻址存储器装置为一快闪存储器，该快闪存储器为一电荷储存存储器、一电荷捕捉存储器、一分离式栅极存储器或一铁电场效应晶体管存储器。12.根据权利要求8所述的模拟内容可寻址存储器装置，其中该模拟内容可寻址存储器装置为一超陡峭快闪存储器，该超陡峭快闪存储器为一晶闸管随机存取存储器、一栅极控制晶闸管、一隧穿式场效应晶体管、或一负电容场效应晶体管。13.根据权利要求8所述的模拟内容可寻址存储器装置，其中该N型晶体管与该P型晶体管为一2D快闪存储器结构。14.一种模拟内容可寻址存储器装置，包括：一第一字线驱动电路与一第二字线驱动电路，该第一字线驱动电路用于提供多个第一输入信号，该第二字线驱动电路用于提供多个第二输入信号；一第一N沟道NAND串列组，包括多个...

【专利技术属性】
技术研发人员：曾柏皓，李峯旻，李明修，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：