半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供基底，其上形成有第一牺牲层，第一牺牲层上形成堆叠的沟道叠层，包括第二牺牲层和之上的沟道层，基底上还形成有伪栅结构，第一牺牲层的耐刻蚀度小于第二牺牲层的耐刻蚀度；去除伪栅结构两侧的叠层结构和第一牺牲层，形成第一沟槽；通过第一沟槽去除第一牺牲层，形成第二沟槽；通过第一沟槽，沿垂直于伪栅结构侧壁方向，去除部分宽度的第二牺牲层，形成第三沟槽；在同一步骤中填充第二沟槽和第三沟槽，在第二沟槽中形成隔离层，在第三沟槽中形成内侧墙；形成隔离层和内侧墙后，在第一沟槽中形成源漏掺杂层。隔离层有效隔绝栅极结构和基底，从而减小栅极结构和基底之间产生漏电流的概率。概率。概率。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属
‑
氧化物
‑
半导体场效应晶体管(Metal
‑
Oxide
‑
Semiconductor Field
‑
Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short
‑
channel effects)更容易发生。
[0003]因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate
‑
all
‑
around，GAA)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

技术实现思路

[0004]本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的工作性能。
[0005]为解决上述问题，本专利技术实施例提供了一种半导体结构，包括：基底，所述基底表面的法线方向为纵向；沟道层结构，悬置于所述基底上方，在所述纵向上，所述沟道层结构包括一个或多个间隔的沟道层；栅极结构，位于所述基底上且横跨所述沟道层结构，所述栅极结构包括沿所述栅极结构延伸方向环绕所述沟道层的栅介质层、以及位于所述栅介质层上的栅电极层，在所述纵向上，所述栅极结构中位于相邻所述沟道层之间、以及位于所述沟道层与隔离层之间的部分作为栅极叠层；隔离层，位于所述栅极结构底部的基底上，所述栅极结构的底部和所述基底之间通过所述隔离层相隔离；源漏掺杂层，位于所述栅极结构两侧的基底上，在所述沟道层结构的延伸方向上，所述源漏掺杂层与所述沟道层结构的端部相接触；内侧墙，位于所述栅极叠层和源漏掺杂层之间，其中，位于底部的沟道层与隔离层之间的内侧墙与所述隔离层为一体结构，且所述内侧墙覆盖所述栅极叠层露出的隔离层顶部。
[0006]相应的，本专利技术实施例还提供了一种半导体结构的形成方法，包括：提供基底，所述基底上形成有第一牺牲层，所述第一牺牲层上形成有叠层结构，所述叠层结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括第二牺牲层和位于所述第二牺牲层上的沟道层，所述基底上还形成有横跨所述叠层结构和第一牺牲层的伪栅结构，所述伪栅结构覆盖所述叠层结构的部分侧壁和部分顶部、以及所述第一牺牲层的部分侧壁，其中，所述第一牺牲层的耐刻蚀度小于第二牺牲层的耐刻蚀度；去除所述伪栅结构两侧的叠层结构和第一牺
牲层，形成贯穿所述叠层结构和第一牺牲层的第一沟槽；通过所述第一沟槽去除所述叠层结构底部的第一牺牲层，形成与所述第一沟槽相连通的第二沟槽；通过所述第一沟槽，沿垂直于所述伪栅结构侧壁方向，去除部分宽度的第二牺牲层，形成与所述第一沟槽相连通的第三沟槽；在同一步骤中填充所述第二沟槽和第三沟槽，在所述第二沟槽中形成隔离层，在所述第三沟槽中形成内侧墙；形成所述隔离层和内侧墙后，在所述第一沟槽中形成源漏掺杂层。
[0007]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0008]本专利技术实施例提供的半导体结构中，包括位于所述栅极结构底部的基底上的隔离层，所述栅极结构的底部和所述基底之间通过所述隔离层相隔离，则所述隔离层有效隔绝了所述栅极结构和基底的接触，从而减小了所述栅极结构和基底之间产生漏电流的概率，同时在所述沟道层开启时，减少或避免所述基底因被开启而造成寄生电容变大的情况，而且，位于底部的沟道层与隔离层之间的内侧墙与所述隔离层为一体结构，则本专利技术实施例中，在同一步骤中形成所述隔离层和内侧墙，提高了形成所述隔离层的工艺兼容性，并且提高了工艺效率，综上所述皆有利于提高所述半导体结构的工作性能。
[0009]本专利技术实施例提供的形成方法中，所述基底上形成有第一牺牲层，通过所述第一沟槽去除所述叠层结构底部的第一牺牲层，形成与所述第一沟槽相连通的第二沟槽，通过所述第一沟槽，沿垂直于所述伪栅结构侧壁方向，去除部分宽度的第二牺牲层，形成与所述第一沟槽相连通的第三沟槽，在同一步骤中填充所述第二沟槽和第三沟槽，在所述第二沟槽中形成内侧墙，在所述第三沟槽中形成隔离层；本专利技术实施例中，通过采用先形成第一牺牲层为隔离层占据空间位置，再去除所述第一牺牲层，形成隔离层的方法，有利于位于所述第一牺牲层上的叠层结构的生长，并且可以根据工艺需求灵活选用所述第一牺牲层的材料，提高所述第一牺牲层的工艺兼容性，此外，后续去除第二牺牲层形成栅极结构后，所述栅极结构形成于所述隔离层上，则所述隔离层有效隔绝了所述栅极结构和基底的接触，从而减小了所述栅极结构和基底之间产生漏电流的概率，同时在所述沟道层开启时，减少或避免所述基底因被开启而造成寄生电容变大的情况，而且，本专利技术实施例中，在同一步骤中填充所述第二沟槽和第三沟槽，形成隔离层和内侧墙，提高了形成所述隔离层的工艺兼容性，并且提高了工艺效率，综上所述皆有利于提高所述半导体结构的工作性能。
附图说明
[0010]图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
[0011]图3至图5是本专利技术半导体结构一实施例对应的结构示意图；
[0012]图6是本专利技术半导体结构另一实施例对应的结构示意图；
[0013]图7至图19是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图；
[0014]图20至图22是本专利技术半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
[0015]目前半导体结构的工作性能有待提高。现结合一种半导体结构的形成方法分析其
性能有待提高的原因。
[0016]图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图。
[0017]参考图1，提供基底10，所述基底10上形成有叠层结构20，所述叠层结构20包括一个或多个沟道叠层21，所述沟道叠层21包括牺牲层22和位于所述牺牲层22上的沟道层23；在所述基底10上形成横跨所述叠层结构20的伪栅结构30，所述伪栅结构30覆盖所述叠层结构20的部分侧壁和部分顶部；去除所述伪栅结构30两侧的叠层结构20，形成源漏沟槽31。
[0018]参考图2，在所述源漏沟槽31中形成源漏掺杂层17，所述源漏掺杂层17与所述沟道层23的端部相接触；形成覆盖所述源漏掺杂层17、以及所述伪栅结构60侧壁的层间介质层18；去除所述伪栅结构30，在所述层间介质层18中形本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基底，所述基底表面的法线方向为纵向；沟道层结构，悬置于所述基底上方，在所述纵向上，所述沟道层结构包括一个或多个间隔的沟道层；栅极结构，位于所述基底上且横跨所述沟道层结构，所述栅极结构包括沿所述栅极结构延伸方向环绕所述沟道层的栅介质层、以及位于所述栅介质层上的栅电极层，在所述纵向上，所述栅极结构中位于相邻所述沟道层之间、以及位于所述沟道层与隔离层之间的部分作为栅极叠层；隔离层，位于所述栅极结构底部的基底上，所述栅极结构的底部和所述基底之间通过所述隔离层相隔离；源漏掺杂层，位于所述栅极结构两侧的基底上，在所述沟道层结构的延伸方向上，所述源漏掺杂层与所述沟道层结构的端部相接触；内侧墙，位于所述栅极叠层和源漏掺杂层之间，其中，位于底部的沟道层与隔离层之间的内侧墙与所述隔离层为一体结构，且所述内侧墙覆盖所述栅极叠层露出的隔离层顶部。2.如权利要求1所述的半导体结构，其特征在于，所述源漏掺杂层的底部与所述基底相接触；沿垂直于所述栅极结构的侧壁方向，所述内侧墙的外侧壁与所述隔离层的端部相齐平。3.如权利要求1所述的半导体结构，其特征在于，所述隔离层和内侧墙的材料均包括低k介质材料。4.如权利要求1所述的半导体结构，其特征在于，所述隔离层和内侧墙的材料均包括SiN、SiON、SiOCN、SiOC或SiOCH。5.如权利要求1所述的半导体结构，其特征在于，所述隔离层的厚度为5nm至15nm。6.如权利要求1所述的半导体结构，其特征在于，所述沟道层的材料包括硅、锗、锗化硅或
Ⅲ‑Ⅴ
族半导体材料。7.如权利要求1所述的半导体结构，其特征在于，所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种；所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。8.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底上形成有第一牺牲层，所述第一牺牲层上形成有叠层结构，所述叠层结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括第二牺牲层和位于所述第二牺牲层上的沟道层，所述基底上还形成有横跨所述叠层结构和第一牺牲层的伪栅结构，所述伪栅结构覆盖所述叠层结构的部分侧壁和部分顶部、以及所述第一牺牲层的部分侧壁，其中，所述第一牺牲层的耐刻蚀度小于第二牺牲层的耐刻蚀度；去除所述伪栅结构两侧的叠层结构和第一牺牲层，形成贯穿所述叠层结构和第一牺牲层的第一沟槽；通过所述第一沟槽去除所述叠层结构底部的第一牺牲层，形成与所述第一沟槽相连通的第二沟槽；通过所述第一沟槽，沿垂直于所述伪栅结构侧壁方向，去除部分宽度的第二牺牲层，形
成与所述第一沟槽相连通的第三沟槽；在同一步骤中填充所述第二沟槽和第三沟槽，在所述第二沟槽中形成隔离层，在所述第三沟槽中形成内侧墙；形成所述隔离层和内侧墙后，在所述第一沟槽中形成源漏掺杂层。9.如权利要求8所述的半导体结构的形成方法，其特征在于，在同一步骤中，通过所述第一沟槽去除所述叠层结构底部的第一牺牲层、以及沿垂直于所述伪栅结构侧壁方向的部分宽度的第二牺牲层，形成于所述第一沟槽相连通的第二沟槽和第三沟槽。10.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述内侧墙和隔离层的步骤包括：形成覆盖所述伪栅结构的侧壁和顶部、所述叠层结构侧壁、以及所述第一沟槽露出的基底顶部的隔离材料层，所述隔离材料层还填充于所述第二沟槽和第三沟槽中；...

【专利技术属性】
技术研发人员：王楠，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：