用于评估BTI效应的可测试性设计电路制造技术

本发明专利技术公开了一种用于评估BTI效应的可测试性设计电路，包括：多个应激产生器。应激产生器包括多个输入端和多个输出端，输出端连接到待测试器件的栅极。应激产生器为一逻辑电路。在应激模式下，应激输入信号从频率信号、第一直流电压和第二直流电压中选择，所有的应激产生器形成的所有的应激输出信号包括了第一直流电压、一系列的具有不同占空比的频率信号和第二直流电压，所有的所述应激输出信号组合在一起使用使得在相同的测试时间内各待测试器件的应激时间具有多个不同值，以用于在不同应激时间下对待测试器件进行BTI效应的评估。激时间下对待测试器件进行BTI效应的评估。激时间下对待测试器件进行BTI效应的评估。

【技术实现步骤摘要】
用于评估BTI效应的可测试性设计电路


[0001]本专利技术涉及一种半导体集成电路，特别涉及一种用于评估偏压温度不稳定性(Bias Temperature Instability，BTI)效应的可测试性设计电路(DFT)。

技术介绍

[0002]BTI分为负偏压温度不稳定性(NBTI)和正偏压温度不稳定性(PBTI)。以NBTI为例，NBTI效应是指在高温下对PMOS管施加负栅压而引起的一系列电学参数的退化NBTI评估的一般应力条件为125℃恒温下栅氧电场，源、漏极和衬底接地。
[0003]NBTI效应的产生过程主要涉及正电荷的产生和钝化，即界面陷阱电荷和氧化层固定正电荷的产生以及扩散物质的扩散过程，氢气和水汽是引起NBTI的两种主要物质。传统的反应扩散(reaction diffusion，R
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D)模型将NBTI产生的原因归结于PMOS管在高温负栅压下反型层的空穴受到热激发，隧穿到沟道区的硅和栅氧化层的二氧化硅接触处形成的硅/二氧化硅界面，由于在的硅/二氧化硅界面存在大量的Si
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H键，热激发的空穴与Si
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H键作用生成H原子，从而在的硅/二氧化硅界面留下悬挂键，而由于H原子的不稳定性，两个H原子就会结合，以氢气分子的形式释放，远离的硅/二氧化硅界面并向由栅氧化层和栅极导电材料层如多晶硅栅的接触形成的二氧化硅/栅界面扩散，从而引起阈值电压的负向漂移。
[0004]现有技术中，一般常见评估NBTI效应的作法是直接对待测试器件(DUT)施加电压并持续一段时间，其中，待测试器件为PMOS管，施加的电压是加在待测试器件的栅极上并对待测试器件产生应激作用，施加电压所持续的时间为应激时间，例如应激时间超过两个小时，但是这种方法在整个测试时间内仅能收集单一的应激时间对应的测量数据，不足以搜集大量的量测数据。另外，目前并没有一个有效的作法，可以针对特定芯片做片上的应激前后结果观察，当可靠性测试结束后，若芯片功能失效，必须靠故障分析来确认失效原因。

技术实现思路

[0005]本专利技术所要解决的技术问题是提供一种用于评估BTI效应的可测试性设计电路，能产生不同的应激时间，从而能在相同的测试时间内在多种应激时间的条件下对待测试器件进行片上应激，从而有利于BTI效应的评估和器件功能失效原因的确认。
[0006]为解决上述技术问题，本专利技术提供的用于评估BTI效应的可测试性设计电路包括：
[0007]多个应激产生器(Stress Generator)。
[0008]各所述应激产生器包括多个输入端和多个输出端，所述应激产生器的输出端连接到对应的待测试器件的栅极。
[0009]所述应激产生器为一逻辑电路，所述应激产生器的各输入端的信号进行逻辑组合形成各输出端的信号。
[0010]在应激模式下，所述应激产生器的各输入端的信号为应激输入信号，所述应激产生器的各输出端的信号为应激输出信号。
[0011]所述应激产生器的各输入端的应激输入信号从频率信号、第一直流电压和第二直
流电压中选择，所述第一直流电压具有第一电压值，所述第二直流电压具有第二电压值，所述第一电压值大于所述第二电压值，频率信号在所述第一电压值和所述第二电压值之间切换并具有固定的占空比。
[0012]所述应激产生器的各输出端的应激输出信号为频率信号、第一直流电压和第二直流电压中的一个，所有的所述应激产生器形成的所有的所述应激输出信号包括了第一直流电压、一系列的具有不同占空比的频率信号和第二直流电压。
[0013]所述待测试器件的产生应激作用的应激电压值为第一电压值或者为第二电压值，在测试过程中，各所述应激输出信号对所述待测试器件的应激时间由测试时间中所包括的应激电压值所占用的时间确定；所有的所述应激输出信号组合在一起使用使得在相同的测试时间内各所述待测试器件的应激时间具有多个不同值，以用于在不同应激时间下对所述待测试器件进行BTI效应的评估。
[0014]进一步的改进是，所述待测试器件为PMOS管，BTI效应为NBTI效应，所述应激电压值为所述第二电压值，所述第二电压值小于等于0V。
[0015]进一步的改进是，所述待测试器件为NMOS，BTI效应为PBTI效应，所述应激电压值为所述第一电压值，所述第二电压值为正电压。
[0016]进一步的改进是，在测试模式下，所述应激产生器的各输入端的信号为测试输入信号，所述应激产生器的各输出端的信号为测试输出信号，所述测试输出信号为开关信号。
[0017]进一步的改进是，对所述应激产生器的输出端连接的所述待测试器件进行导通测试时，同一所述应激产生器的各输出端输出的测试输出信号都为开信号。
[0018]对所述应激产生器的输出端连接的所述待测试器件进行关闭测试时，同一所述应激产生器的各输出端输出的测试输出信号都为关信号。
[0019]进一步的改进是，在所述测试模式下，各所述应激产生器采用相同的测试输入信号并输出相同的测试输出信号。
[0020]进一步的改进是，在所述应激产生器的各输入端都设置有多路选择器；在应激模式下，所述应激产生器的输入端的多路选择器使所述应激产生器的输入端和应激输入信号连接；在测试模式下，所述应激产生器的输入端的多路选择器使所述应激产生器的输入端和测试输入信号连接。
[0021]进一步的改进是，所述待测试器件都为产品芯片的片上器件。
[0022]进一步的改进是，所述产品芯片为存储器芯片。
[0023]所述应激输入信号的频率信号由所述存储器芯片的地址信号的递增或递减得到。
[0024]所述测试输入信号由所述存储器芯片的地址信号提供。
[0025]进一步的改进是，所述产品芯片为逻辑芯片，所述逻辑芯片中具有信号会变动的输入脚，所述应激输入信号由输入脚中信号变动频率最高和最低的数根输入脚提供，所述测试输入信号由输入脚中信号变动频率最高和最低的数根输入脚提供。
[0026]进一步的改进是，可测试性设计电路直接设置在所述待测试器件所在的产品芯片上；或者，可测试性设计电路设置在PCM模块上。
[0027]进一步的改进是，在测试模式中，各所述待测试器件的源极连接外部电源，各所述待测试器件的漏极连接侦错器，所述侦测器用于检测所述待测试器件的漏极电流。
[0028]进一步的改进是，所述应激产生器由多个与非门连接而成；或者，所述应激产生器
由多个或非门连接而成；或者，所述应激产生器由多个或非门和与非门连接而成。
[0029]进一步的改进是，对所述待测试器件的应激作用以及测试都在片上进行。
[0030]本专利技术用于评估BTI效应的可测试性设计电路中包括多个应激产生器，在应激模式下，应激输入信号为变化的信号，对应激输入信号进行逻辑组合后能得到应激输出信号，多个应激产生器能得到多种应激输出信号，不同的应激输出信号中应激电压值出现的概率不同，从而能在相同的测试时间内得到多个不同的应激时间，所以能产生不同的应本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于评估BTI效应的可测试性设计电路，其特征在于，包括：多个应激产生器；各所述应激产生器包括多个输入端和多个输出端，所述应激产生器的输出端连接到对应的待测试器件的栅极；所述应激产生器为一逻辑电路，所述应激产生器的各输入端的信号进行逻辑组合形成各输出端的信号；在应激模式下，所述应激产生器的各输入端的信号为应激输入信号，所述应激产生器的各输出端的信号为应激输出信号；所述应激产生器的各输入端的应激输入信号从频率信号、第一直流电压和第二直流电压中选择，所述第一直流电压具有第一电压值，所述第二直流电压具有第二电压值，所述第一电压值大于所述第二电压值，频率信号在所述第一电压值和所述第二电压值之间切换并具有固定的占空比；所述应激产生器的各输出端的应激输出信号为频率信号、第一直流电压和第二直流电压中的一个，所有的所述应激产生器形成的所有的所述应激输出信号包括了第一直流电压、一系列的具有不同占空比的频率信号和第二直流电压；所述待测试器件的产生应激作用的应激电压值为第一电压值或者为第二电压值，在测试过程中，各所述应激输出信号对所述待测试器件的应激时间由测试时间中所包括的应激电压值所占用的时间确定；所有的所述应激输出信号组合在一起使用使得在相同的测试时间内各所述待测试器件的应激时间具有多个不同值，以用于在不同应激时间下对所述待测试器件进行BTI效应的评估。2.如权利要求1所述的用于评估BTI效应的可测试性设计电路，其特征在于：所述待测试器件为PMOS管，BTI效应为NBTI效应，所述应激电压值为所述第二电压值，所述第二电压值小于等于0V。3.如权利要求1所述的用于评估BTI效应的可测试性设计电路，其特征在于：所述待测试器件为NMOS，BTI效应为PBTI效应，所述应激电压值为所述第一电压值，所述第二电压值为正电压。4.如权利要求1所述的用于评估BTI效应的可测试性设计电路，其特征在于：在测试模式下，所述应激产生器的各输入端的信号为测试输入信号，所述应激产生器的各输出端的信号为测试输出信号，所述测试输出信号为开关信号。5.如权利要求4所述的用于评估BTI效应的可测试性设计电路，其特征在于：对所述应激产生器的输出端连接的所述待测试器件进行导通测试时，同一所述应激产生器的各输出端输出的测试输出信...

【专利技术属性】
技术研发人员：赖振安，陈俊晟，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：