一种半导体衬底、半导体器件及其制作方法技术

本发明专利技术实施例提供了一种半导体衬底、半导体器件及其制作方法，半导体衬底包括底部半导体层、依次位于底部半导体层上的埋入绝缘层、背栅层、背栅氧化层和顶部半导体层，其中，背栅层包括半导体层和/或功函数层，基于此，可以通过调节半导体层的掺杂浓度和/或掺杂类型，和/或，调节功函数层的功函数值，和/或，向背栅层施加偏置电压，来调节在半导体衬底上形成的晶体管的阈值电压。与对底部半导体层进行掺杂和/或施加偏置电压的方式相比，本发明专利技术中在埋入绝缘层和顶部半导体层之间形成背栅层的方式，并不会对底部半导体层产生影响，从而不会降低底部半导体层的电阻率，进而使得采用本发明专利技术提供的半导体衬底的高频半导体器件的性能较好。较好。较好。

【技术实现步骤摘要】
一种半导体衬底、半导体器件及其制作方法


[0001]本专利技术实施例涉及半导体
，具体涉及一种半导体衬底、半导体器件及其制作方法。

技术介绍

[0002]随着集成电路特征尺寸的持续减小，晶体管的沟道长度也在不断缩短。而随着晶体管沟道长度的缩短，使得源极与漏极之间的距离也在缩短，进而使得栅极对沟道的控制能力变差，使得短沟道效应更容易发生。
[0003]由于绝缘体上硅(Silicon On Insulator，SOI)衬底能够有效地控制短沟道效应，因此，被广泛地应用到了尺寸较小的晶体管等半导体器件的制造中。虽然现有技术中可以通过对绝缘体上硅衬底中的底部半导体层进行掺杂和/或施加偏置电压，来调节在绝缘体上硅衬底制作的晶体管的阈值电压，使得不同的晶体管具有不同的阈值电压，但是，这种调节阈值电压的方式，会导致采用这种绝缘体上硅衬底制作的高频半导体器件的线性度下降，进而导致该器件的性能较差。

技术实现思路

[0004]有鉴于此，本专利技术实施例提供一种半导体衬底、半导体器件及其制作方法，以解决由于底部半导体层掺杂和/或施加偏置电压，导致高频半导体器件性能较差的问题。
[0005]为解决上述问题，本专利技术实施例提供如下技术方案：
[0006]一种半导体衬底，包括底部半导体层、依次位于所述底部半导体层上的埋入绝缘层、背栅层、背栅氧化层和顶部半导体层；
[0007]所述背栅层包括半导体层和/或功函数层。
[0008]可选地，所述背栅层包括半导体层，所述背栅层还包括多个功能区，不同功能区的半导体层的掺杂浓度和/或掺杂类型不同。
[0009]可选地，所述背栅层包括功函数层，所述背栅层还包括多个功能区，不同功能区的功函数层的功函数值不同。
[0010]可选地，所述半导体层包括多晶硅层；所述功函数层包括金属层。
[0011]可选地，所述背栅氧化层的材料为高k材料。
[0012]一种半导体衬底的制作方法，应用于如上任一项所述的半导体衬底，所述方法包括：
[0013]在底部半导体层上形成埋入绝缘层；
[0014]在所述埋入绝缘层上形成背栅层，所述背栅层包括半导体层和/或功函数层；
[0015]在所述背栅层上依次形成背栅氧化层和顶部半导体层。
[0016]可选地，所述背栅层包括半导体层，所述背栅层还包括多个功能区，则在所述埋入绝缘层上形成背栅层包括：
[0017]在所述埋入绝缘层上形成半导体层；
[0018]对所述半导体层进行掺杂，使不同功能区的半导体层的掺杂浓度和/或掺杂类型不同。
[0019]可选地，所述背栅层包括功函数层，所述背栅层还包括多个功能区，则在所述埋入绝缘层上形成背栅层包括：
[0020]在不同功能区的埋入绝缘层上形成功函数值不同的功函数层。
[0021]可选地，在所述背栅氧化层上形成顶部半导体层包括：
[0022]将半导体片与所述半导体衬底具有背栅氧化层的一侧键合；
[0023]对所述半导体片进行减薄处理，形成所述顶部半导体层。
[0024]可选地，在所述背栅氧化层上形成顶部半导体层包括：
[0025]采用起泡离子注入工艺在半导体片一定深度处形成剥离层；
[0026]将所述半导体片与所述半导体衬底具有背栅氧化层的一侧键合；
[0027]通过所述剥离层使所述半导体片开裂形成所述顶部半导体层。
[0028]一种半导体器件，包括：
[0029]半导体衬底，所述半导体衬底为如上任一项所述的半导体衬底；
[0030]位于所述半导体衬底上的栅介质层、栅极、源极和漏极，所述源极和所述漏极分别位于所述栅极两侧，且所述源极和所述漏极至少部分位于所述半导体衬底的顶部半导体层内。
[0031]可选地，所述半导体衬底的背栅层包括多个功能区，所述半导体衬底上具有多个晶体管单元以及隔离结构；
[0032]不同的晶体管单元位于不同的功能区，所述隔离结构位于相邻的晶体管单元之间；
[0033]任一所述晶体管单元都包括位于所述半导体衬底上的栅极、源极和漏极，且不同的晶体管单元具有不同的阈值电压。
[0034]可选地，所述半导体衬底的背栅层与偏置电压输入端电连接。
[0035]可选地，还包括依次位于所述半导体衬底上的层间介质层和互连结构；
[0036]所述半导体衬底的背栅氧化层及其顶部的膜层暴露出部分背栅层，所述层间介质层覆盖所述部分背栅层；
[0037]所述互连结构通过贯穿所述层间介质层的导电插塞与所述背栅层电连接，以使偏置电压输入端通过所述互连结构和所述导电插塞向所述背栅层施加偏置电压。
[0038]一种半导体器件的制作方法，包括：
[0039]提供如上任一项所述的半导体衬底；
[0040]在所述半导体衬底上形成栅介质层、栅极、源极和漏极，所述源极和所述漏极分别位于所述栅极两侧，且所述源极和所述漏极至少部分位于所述半导体衬底的顶部半导体层内。
[0041]可选地，所述半导体衬底的背栅层还包括多个功能区，则在所述半导体衬底上形成栅介质层、栅极、源极和漏极之前，还包括：
[0042]对所述半导体衬底进行刻蚀，形成延伸至埋入绝缘层的多个沟道，所述沟道位于相邻的两个功能区之间；
[0043]在所述沟道内填充隔离材料形成隔离结构，以使所述多个功能区通过所述隔离结
构分隔开；
[0044]在所述半导体衬底上形成栅介质层、栅极、源极和漏极包括：在任一功能区的半导体衬底上都形成栅介质层、栅极、源极和漏极，以使不同功能区具有不同的晶体管单元，且不同的晶体管单元具有不同的阈值电压。
[0045]可选地，还包括：
[0046]使所述半导体衬底的背栅层与偏置电压输入端电连接。
[0047]可选地，使所述半导体衬底的背栅层与偏置电压输入端电连接包括：
[0048]使所述半导体衬底的背栅氧化层及其顶部的膜层暴露出部分背栅层；
[0049]在所述半导体衬底上形成层间介质层，所述层间介质层覆盖所述部分背栅层；
[0050]在所述层间介质层上形成互连结构，所述互连结构通过贯穿所述层间介质层的导电插塞与所述背栅层电连接，以通过所述导电插塞向所述背栅层施加偏置电压。
[0051]本专利技术实施例提供的半导体衬底、半导体器件及其制作方法，半导体衬底包括底部半导体层、依次位于底部半导体层上的埋入绝缘层、背栅层、背栅氧化层和顶部半导体层，由于背栅层包括半导体层和/或功函数层，因此，可以通过对半导体层的掺杂浓度和/或掺杂类型进行调节，和/或，对功函数层的功函数值进行调节，和/或，向背栅层施加偏置电压，来调节在半导体衬底上形成的晶体管的阈值电压。
[0052]与对底部半导体层进行掺杂和/或施加偏置电压的方式相比，本专利技术实施例中在埋入绝缘层和顶部半导体层之间形成背栅层的方式，并不会对底部半导体层的结构和性能产生影响，从而不会降低底部半导体层的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体衬底，其特征在于，包括底部半导体层、依次位于所述底部半导体层上的埋入绝缘层、背栅层、背栅氧化层和顶部半导体层；所述背栅层包括半导体层和/或功函数层。2.根据权利要求1所述的半导体衬底，其特征在于，所述背栅层包括半导体层，所述背栅层还包括多个功能区，不同功能区的半导体层的掺杂浓度和/或掺杂类型不同。3.根据权利要求1所述的半导体衬底，其特征在于，所述背栅层包括功函数层，所述背栅层还包括多个功能区，不同功能区的功函数层的功函数值不同。4.根据权利要求1所述的半导体衬底，其特征在于，所述半导体层包括多晶硅层；所述功函数层包括金属层。5.根据权利要求1所述的半导体衬底，其特征在于，所述背栅氧化层的材料为高k材料。6.一种半导体衬底的制作方法，其特征在于，应用于权利要求1～5任一项所述的半导体衬底，所述方法包括：在底部半导体层上形成埋入绝缘层；在所述埋入绝缘层上形成背栅层，所述背栅层包括半导体层和/或功函数层；在所述背栅层上依次形成背栅氧化层和顶部半导体层。7.根据权利要求6所述的制作方法，其特征在于，所述背栅层包括半导体层，所述背栅层还包括多个功能区，则在所述埋入绝缘层上形成背栅层包括：在所述埋入绝缘层上形成半导体层；对所述半导体层进行掺杂，使不同功能区的半导体层的掺杂浓度和/或掺杂类型不同。8.根据权利要求6所述的制作方法，其特征在于，所述背栅层包括功函数层，所述背栅层还包括多个功能区，则在所述埋入绝缘层上形成背栅层包括：在不同功能区的埋入绝缘层上形成功函数值不同的功函数层。9.根据权利要求6所述的制作方法，其特征在于，在所述背栅氧化层上形成顶部半导体层包括：将半导体片与所述半导体衬底具有背栅氧化层的一侧键合；对所述半导体片进行减薄处理，形成所述顶部半导体层。10.根据权利要求6所述的制作方法，其特征在于，在所述背栅氧化层上形成顶部半导体层包括：采用起泡离子注入工艺在半导体片一定深度处形成剥离层；将所述半导体片与所述半导体衬底具有背栅氧化层的一侧键合；通过所述剥离层使所述半导体片开裂形成所述顶部半导体层。11.一种半导体器件，其特征在于，包括：半导体衬底，所述半导体衬底为权利要求1～5任一项所述的半导体衬底；位于所述半导体衬底上的栅介质层、栅极、源极和漏极，所述源极和所述漏极分别位于所述栅极两侧，且所述源极和所述漏极至少部分位于所述半导体衬底的顶部半导体层内。12.根据...

【专利技术属性】
技术研发人员：罗浩，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：