一种半导体器件的制造方法技术

本发明专利技术公开了一种半导体器件的制造方法，涉及半导体技术领域，以简化CFET器件的制造流程，降低CFET器件的制造难度。所述半导体器件的制造方法包括：在半导体基底上依次形成隔离层和掺杂半导体层。掺杂半导体层各区域的掺杂类型和掺杂浓度均相同。重复上述操作，直至在半导体基底上形成至少一层第一叠层、以及位于至少一层第一叠层上的至少一层第二叠层。至少对至少一层第一叠层和至少一层第二叠层进行图案化处理，以形成鳍状结构。沿鳍状结构的长度方向，至少对至少一层第二叠层的边缘区域进行选择性刻蚀，以使得每层掺杂半导体层的长度小于位于自身下方的另一掺杂半导体层的长度，并使得每层隔离层的长度小于位于自身下方的掺杂半导体层的长度。掺杂半导体层的长度。掺杂半导体层的长度。

【技术实现步骤摘要】
一种半导体器件的制造方法


[0001]本专利技术涉及半导体
，尤其涉及一种半导体器件的制造方法。

技术介绍

[0002]互补场效应晶体管器件(Complementary Field Effect Transistor，可缩写为CFET)包括垂直堆叠的NMOS(N
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Metal
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Oxide
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Semiconductor，可缩写为N型金属
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氧化物
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半导体)晶体管和PMOS(P
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Metal
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Oxide
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Semiconductor，可缩写为P型金属
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氧化物
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半导体)晶体管，以提高CMOS器件的集成密度。
[0003]但是，现有的CFET器件的制造过程较为复杂，并对制造工艺的要求较高，导致CFET器件的集成难度较大。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体器件的制造方法，用于简化CFET器件的制造流程，降低CFET器件的制造难度。
[0005]为了实现上述目的，本专利技术提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
[0006]在半导体基底上依次形成隔离层和掺杂半导体层。掺杂半导体层各区域的掺杂类型和掺杂浓度均相同。
[0007]重复上述操作，直至在半导体基底上形成至少一层第一叠层、以及位于至少一层第一叠层上的至少一层第二叠层。沿半导体基底的厚度方向，每层第二叠层和每层第一叠层均包括隔离层、以及位于隔离层上的掺杂半导体层。第一叠层包括的掺杂半导体层和第二叠层包括的掺杂半导体层的掺杂类型相反。
[0008]至少对至少一层第一叠层和至少一层第二叠层进行图案化处理，以在半导体基底上形成鳍状结构。
[0009]沿鳍状结构的长度方向，至少对至少一层第二叠层的边缘区域进行选择性刻蚀，以使得每层掺杂半导体层的长度小于位于自身下方的另一掺杂半导体层的长度，并使得每层隔离层的长度小于位于自身下方的掺杂半导体层的长度。
[0010]基于至少一层第一叠层制造第一无结型晶体管，并基于至少一层第二叠层制造第二无结型晶体管。
[0011]与现有技术相比，本专利技术提供的半导体器件的制造方法中，因第二叠层位于第一叠层的上方，且第一叠层包括的掺杂半导体层和第二叠层包括的掺杂半导体层的掺杂类型相反。另外，最后是基于至少一层第一叠层制造第一无结型晶体管，并基于至少一层第二叠层制造第二无结型晶体管，因此本专利技术提供的制造方法所制造的半导体器件为CFET器件。
[0012]其次，在实际的制造过程中，可以采用化学气相沉积等工艺，在半导体基底上依次形成隔离层和掺杂半导体层。接着重复上述操作，直至在半导体衬底上形成至少一层第一叠层和至少一层第二叠层。基于此，因第一叠层包括的掺杂半导体层用于制造第一无结型
晶体管包括的第一源/漏区和第一沟道区，并且第二叠层包括的掺杂半导体层用于制造第二无结型晶体管包括的第二源/漏区和第二沟道区，并且掺杂半导体层各区域的掺杂类型和掺杂浓度均相同，故在每层隔离层上形成用于制造相应掺杂半导体层的本征半导体材料后，无须形成相应掩膜层，可以直接对该本征半导体材料的各个部分进行杂质掺杂处理，简化导电类型相反的第一源/漏区和第二源/漏区的制造过程，降低CFET器件的制造难度。
[0013]再者，在至少对至少一层第一叠层和至少一层第二叠层进行图案化处理形成鳍状结构后，沿鳍状结构的长度方向，至少对至少一层第二叠层的边缘区域进行选择性刻蚀后，使得每层掺杂半导体层的长度小于位于自身下方的另一掺杂半导体层的长度，并使得每层隔离层的长度小于位于自身下方的掺杂半导体层的长度。此时，第一源/漏区和第二源/漏区呈台阶状分布，使得沿自下而上的方向第一源/漏区和第二源/漏区包括的所有有源部的边缘区域均暴露在外，利于每层有源部与相应接触电极连接，降低接触电极的引出难度，进一步降低CFET器件的制造难度。
附图说明
[0014]此处所说明的附图用来提供对本专利技术的进一步理解，构成本专利技术的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：
[0015]图1为本专利技术实施例提供的半导体器件的制造方法流程图；
[0016]图2为本专利技术实施例中在半导体基底上形成至少一层第一叠层和至少一层第二叠层后的结构示意图；
[0017]图3为本专利技术实施例中在半导体基底上形成至少一层第一叠层、至少一层第二叠层和介电保护层后的结构示意图；
[0018]图4为本专利技术实施例中在半导体基底上形成鳍部后的结构示意图；
[0019]图5为本专利技术实施例中形成浅槽隔离结构和鳍状结构后的结构示意图；
[0020]图6为本专利技术实施例中形成牺牲栅后的结构示意图；
[0021]图7为本专利技术实施例中栅极侧墙后的结构示意图；
[0022]图8为本专利技术实施例中形成栅极侧墙后沿鳍状结构的长度方向的结构剖视示意图；
[0023]图9为本专利技术实施例中形成相应掩膜层后沿鳍状结构的长度方向的结构剖视示意图；
[0024]图10为本专利技术实施例中对介电保护层进行选择性刻蚀后沿鳍状结构的长度方向的结构剖视示意图；
[0025]图11为本专利技术实施例中在相应掩膜层的掩膜作用下刻蚀位于顶层的第二叠层后沿鳍状结构的长度方向的结构剖视示意图；
[0026]图12为本专利技术实施例中形成第一源/漏区和第二源/漏区后的结构纵向剖视示意图；
[0027]图13为本专利技术实施例中形成介电层后的结构纵向剖视示意图；
[0028]图14为本专利技术实施例中去除牺牲栅后的结构纵向剖视示意图；
[0029]图15为本专利技术实施例中形成第一沟道区和第二沟道区后的结构纵向剖视示意图；
[0030]图16为本专利技术实施例中形成第一无结型晶体管和第二无结型晶体管后的结构纵
向剖视示意图。
[0031]附图标记：11为半导体基底，12为隔离层，13为掺杂半导体层，14为第一叠层，15为第二叠层，16为介电保护层，17为浅槽隔离结构，18为鳍状结构，181为第一区域，182为第二区域，183为第三区域，19为牺牲栅，20为栅极侧墙，21为第一源/漏区，22为第二源/漏区，23为介电层，24为第一沟道区，25为第二沟道区，26为栅堆叠结构。
具体实施方式
[0032]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0033]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：在半导体基底上依次形成隔离层和掺杂半导体层；所述掺杂半导体层各区域的掺杂类型和掺杂浓度均相同；重复上述操作，直至在所述半导体基底上形成至少一层第一叠层、以及位于所述至少一层第一叠层上的至少一层第二叠层；沿所述半导体基底的厚度方向，每层所述第二叠层和每层所述第一叠层均包括所述隔离层、以及位于所述隔离层上的所述掺杂半导体层；所述第一叠层包括的掺杂半导体层和所述第二叠层包括的掺杂半导体层的掺杂类型相反；至少对所述至少一层第一叠层和所述至少一层第二叠层进行图案化处理，以在所述半导体基底上形成鳍状结构；沿所述鳍状结构的长度方向，至少对所述至少一层第二叠层的边缘区域进行选择性刻蚀，以使得每层所述掺杂半导体层的长度小于位于自身下方的另一所述掺杂半导体层的长度，并使得每层所述隔离层的长度小于位于自身下方的所述掺杂半导体层的长度；基于所述至少一层第一叠层制造第一无结型晶体管，并基于所述至少一层第二叠层制造第二无结型晶体管。2.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述掺杂半导体层为掺杂硅层，所述掺杂硅层的晶向为多晶和/或单晶。3.根据权利要求2所述的半导体器件的制造方法，其特征在于，所述掺杂硅层的形成温度大于0℃、且小于等于600℃。4.根据权利要求3所述的半导体器件的制造方法，其特征在于，在所述掺杂硅层的晶向为多晶的情况下，采用低温沉积工艺，直接在所述隔离层上形成所述掺杂硅层。5.根据权利要求2所述的半导体器件的制造方法，其特征在于，在所述隔离层上形成所述掺杂硅层，包括：在所述隔离层上形成非晶硅层；对所述非晶硅层进行退火处理和杂质掺杂处理，以在所述隔离层上形成所述掺杂硅层。6.根据权利要求5所述的半导体器件的制造方法，其特征在于，采用低温沉积工艺，在所述隔离层上形成所述非晶硅层；所述低温沉积工艺的沉积温度大于0℃、且小于600℃；和/或，所述退火处理包括低温退火处理和/或激光退火处理；其中，所述低温退火处理的处理温度大于0℃、且小于600℃，所述低温退火处理的处理时间为10h至36h；所述激光退火处理的处理温度为1200℃至1500℃；所述激光退火处理的处理时间为10ns至10ms。7.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述隔离层的材料为氧化硅或氮化硅；和/或，所有所述隔离层中，位于底层的所述隔离层的厚度为30nm至200nm，其余所述隔离层的厚度为10nm至50nm。8.根据权利要求1～7任一项所述...

【专利技术属性】
技术研发人员：李永亮，陈安澜，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：