一种应用于DCI设备10G&100GFPGA设计方法技术

本发明专利技术涉及光传送网(OTN，OpticalTransportNetwork)技术领域，且公开了一种应用于DCI设备10G&100GFPGA设计方法，包括以下工作步骤：第一步：FPGA共用到10个10G通道加2个100GE通道等。本发明专利技术增加接入了三种10Gb/s的信号，在下游设备中又能输出相应的10Gb/s的信号，扩大了设备的使用范围，本发明专利技术每个通道都支持单独配置功能，即10个10G通道可支持任意的信号排列组合方式，例如A通道可配置成10GELAN或10GEWAN或STM64或OTU2，B通道可配置成10GELAN或10GEWAN或STM64或OTU2，C通道可配置成10GELAN或10GEWAN或STM64或OTU2，A通道、B通道、C通道的配置互不影响，完全独立。本发明专利技术从OTU4解映射输出100GE客户信号，两个功能集中在一块FPGA芯片完成，推翻之前依靠DCO模块进行映射解映射处理的方案。DCO模块进行映射解映射处理的方案。DCO模块进行映射解映射处理的方案。

【技术实现步骤摘要】
一种应用于DCI设备10G＆100G FPGA设计方法


[0001]本专利技术涉及光传送网(OTN，Optical Transport Network)
，尤其涉及一种应用于DCI设备10G&100G FPGA设计方法。

技术介绍

[0002]当前，在通信网络的飞速发展下，OTN已经成为了主要的光传送网技术，国内的三大电信运营商都非常关注OTN技术并且逐步增加了对OTN技术的应用。OTN以WDM(波分复用)技术为基础，在超大传输容量的基础上引入了SDH(同步数字体系)强大的操作、维护、管理与指配能力，同时弥补SDH在面向传送层时的功能缺乏和维护管理开销的不足，具有多种客户信号封装和透明传输的特点。OTN技术结合了光域传输和电域处理的优势，不仅可以提供端到端的刚性透明管道连接和强大的组网能力，而且可以提供长距离、大容量的传输能力。
[0003]数据中心互联(DCI)即数据中心间通过OTN技术实现直接连接，不再通过传统骨干网间接连接，可以大幅降低网络时延，提升了数据中心间信息互访的效率。
[0004]在实现本专利技术过程中，专利技术人发现了现有技术中至少存在如下问题：现有的DCI设备仅支持10GE LAN一种客户侧业务的接入与输出，而不支持10GE WAN、STM64、OTU2等10Gb/s的信号的接入与输出，严重限制了设备的应用范围。现有100GE处理方案是利用相干光模块的DSP芯片将信号映射至OTU4，从而进入光传送网，此方案在传输客户侧信号数据时可控性不强，也不够透明。
>[0005]针对现有技术DCI设备中存在的不足，本专利技术的目的在于提供一种FPGA可以接入四种10Gb/s速率业务信号和两路100GE业务信号，可以将任意组合的10Gb/s速率业务数据封装成OTU4输入至OTN传送网，同时将100GE业务数据封装成OTU4输入至OTN传送网，远端FPGA又能够从OTN帧中恢复出客户业务时钟将原始数据直接输出的实现方法。
[0006]为此，我们提出一种应用于DCI设备10G&100G FPGA设计方法。

技术实现思路

[0007]本专利技术主要是解决上述现有技术所存在的技术问题，提供一种应用于DCI设备10G&100G FPGA设计方法。
[0008]为了实现上述目的，本专利技术采用了如下技术方案，一种应用于DCI设备10G&100G FPGA设计方法，包括以下工作步骤：
[0009]第一步：FPGA共用到10个10G通道加2个100GE通道，组成3个OTU4，选择其中的两个OTU4给到线路侧进行传输；
[0010]第二步：10G的每个独立PHY接收到数据之后，将数据先单独进行映射，其中10GE LAN数据映射到ODU2e，10GE WAN、STM64数据映射到ODU2，OTU2解FEC得到ODU2，得到的10个ODU2/ODU2e再多路复用到OPU4/ODU4，加上FEC即可发送到线路侧进行OTU4信号的传输；
[0011]第三步：100GE的每个独立PHY接收到数据之后，直接将PCS层链路数据通过GMP映射至OPU4，再封装成OTU4输入至OTN传送网进行传输，两路100GE通道可同时传输数据，也可
以只选择其中的1路进行传输；
[0012]第四步：FPGA接收到线路侧的数据，进行解映射处理，提取出OPU2/OPU2e/OPU4的数据和数据有效信号，数据直接给到PHY输出，数据有效信号则用来产生时钟芯片所需的参考时钟，时钟芯片会自动根据输入的参考时钟输出相应的时钟供PHY使用。
[0013]作为优选，10个10G通道，每个通道分配一个独立时钟，可以通过修改独立时钟的频率来控制10G通道能够正确接收的业务信号类型，将通道接收的数据直接给到后端处理逻辑进行处理。
[0014]作为优选，所述10个10G通道，每个通道数据先进行单独映射，其中10GE LAN数据映射到ODU2e，10GE WAN、STM64数据通过AMP映射到OPU2，加上帧开销组成ODU2，OTU2解FEC得到ODU2，得到的10个ODU2/ODU2e再多路复用到OPU4/ODU4，加上FEC即可发送到光传送网进行传输OTU4信号。
[0015]作为优选，100GE业务信号在OTN中的传输时，直接将PCS层链路数据通过GMP映射至OPU4，再封装成OTU4输入至OTN传送网进行传输。
[0016]作为优选，下游设备接收到OTU4信号先提取ODU4/OPU4，再解复用得到10通道的ODU2数据和数据有效信号加上2通道的ODU4数据和数据有效信号，将数据有效信号进行分频得到业务恢复时钟的参考时钟，给到时钟芯片产生客户业务时钟。
[0017]作为优选，每个通道都支持单独配置功能，即10个10G通道可支持任意的信号排列组合方式。
[0018]有益效果
[0019]本专利技术提供了一种应用于DCI设备10G&100G FPGA设计方法。具备以下有益效果：
[0020](1)、该一种应用于DCI设备10G&100G FPGA设计方法，本专利技术增加接入了三种10Gb/s的信号，在下游设备中又能输出相应的10Gb/s的信号，扩大了设备的使用范围。
[0021](2)、该一种应用于DCI设备10G&100G FPGA设计方法，本专利技术每个通道都支持单独配置功能，即10个10G通道可支持任意的信号排列组合方式，例如A通道可配置成10GE LAN或10GE WAN或STM64或OTU2，B通道可配置成10GE LAN或10GE WAN或STM64或OTU2，C通道可配置成10GE LAN或10GE WAN或STM64或OTU2，A通道、B通道、C通道的配置互不影响，完全独立。
[0022](3)、该一种应用于DCI设备10G&100G FPGA设计方法，本专利技术从OTU4解映射输出100GE客户信号，两个功能集中在一块FPGA芯片完成，推翻之前依靠DCO模块进行映射解映射处理的方案。在使用FPGA映射解映射方案后，FPGA对相干模块始终是OTU4数据，能够兼容市面上更多的相干光模块。
附图说明
[0023]为了更清楚地说明本专利技术的实施方式或现有技术中的技术方案，下面将对实施方式或现有技术描述中所需要使用的附图作简单的介绍。显而易见的，下面描述中的附图仅仅是示例性的，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图引伸获得其他的实施附图。
[0024]本说明书所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本专利技术可实施的限定条件，故不具技术上的
实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本专利技术所能产生的功效及所能达成的目的下，均应仍落在本专利技术所揭示的
技术实现思路
得能涵盖的范围内。
[0025]图1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用于DCI设备10G&100G FPGA设计方法，其特征在于：包括以下工作步骤：第一步：FPGA共用到10个10G通道加2个100GE通道，组成3个OTU4，选择其中的两个OTU4给到线路侧进行传输；第二步：10G的每个独立PHY接收到数据之后，将数据先单独进行映射，其中10GE LAN数据映射到ODU2e，10GE WAN、STM64数据映射到ODU2，OTU2解FEC得到ODU2，得到的10个ODU2/ODU2e再多路复用到OPU4/ODU4，加上FEC即可发送到线路侧进行OTU4信号的传输；第三步：100GE的每个独立PHY接收到数据之后，直接将PCS层链路数据通过GMP映射至OPU4，再封装成OTU4输入至OTN传送网进行传输，两路100GE通道可同时传输数据，也可以只选择其中的1路进行传输；第四步：FPGA接收到线路侧的数据，进行解映射处理，提取出OPU4/OPU2e/OPU2的数据和数据有效信号，数据进行缓存之后直接给到PHY输出，数据有效信号则用来产生时钟芯片所需的参考时钟，时钟芯片会自动根据输入的参考时钟输出相应的时钟供PHY使用。2.根据权利要求1所述的一种应用于DCI设备10G&100G FPGA设计方法，其特征在于：10个10G通道，每个通道分配一个独立时钟，可以通过修改独立时钟的频率来控制10G通道能够正确接收的业务信号类型，将通道接收的数据直接给到后端处理...

【专利技术属性】
技术研发人员：陈升，汪程，潘斌，
申请(专利权)人：深圳市万众数据科技有限公司，
类型：发明
国别省市：