SRAM存储单元阵列、读写方法、控制器及系统技术方案

本发明专利技术公开了一种SRAM存储单元阵列、读写方法、控制器及系统，属于集成电路设计领域，包括：阵列中的SRAM存储单元包含7个MOS管；每一行中，所有单元的两个写字线连接节点均连接至同一条写字线，且由同一个列选择信号控制的单元的读字线连接节点连接至同一个充电PMOS管；每一列单元的写位线连接节点、写位线非连接节点、读位线连接节点分别连接至一条写位线、一条写位线非和一条读位线；每一个充电PMOS的管源、漏极中，一极连接单元的读字线连接节点，另一极接VDD，栅极接读字线信号；每一条读位线接一个放电NMOS管，所有放电NMOS管的栅极连接相互连接，用于接放电信号。本发明专利技术能够减小SRAM存储单元阵列的面积，并优化阵列的读操作性能。能。能。

【技术实现步骤摘要】
SRAM存储单元阵列、读写方法、控制器及系统


[0001]本专利技术属于集成电路设计领域，更具体地，涉及SRAM存储单元阵列、读写方法、控制器及系统。

技术介绍

[0002]静态随机存取存储器(Static Random
‑
Access Memory，SRAM)广泛应用于嵌入式设备中，SRAM的性能和功耗直接影响了系统的性能和功耗，因此，对于功耗敏感型应用来说，降低SRAM的功耗至关重要。由于系统的功耗与电源电压的平方成正比，因此，降低电源电压可以很大程度地降低系统的动态功耗，这使得低压SRAM的设计成为一个研究热点。
[0003]图1为现有技术中一种读写分离的双端口SRAM及位线预充电电路，该SRAM存储单元由8个MOS晶体管组成，具体包括：交叉耦合的第一反相器和第二反相器，第一反相器具有第一上拉晶体管P1和第一下拉晶体管N1，第二反向器具有第二上拉晶体管P2和第二下拉晶体管N2；所述第一反相器具有第一存储节点Q，所述第二反相器具有第二存储节点QB；与所述第一存储节点Q相连的第一传输晶体管NP1，与所述第二存储节点QB相连的第二传输晶体管NP2；与所述第一存储节点Q或者所述第二存储节点QB相连的读下拉晶体管RD，与读下拉晶体管RD相连的读取晶体管RP。该电路的位线预充电电路由一个PMOS管构成，该PMOS管的栅极连接预充电控制信号PRE，如图2所示。
[0004]上述SRAM存储单元每一次操作前都需要对读位线进行预充电，上述电路的位线预充电操作过程为：每一次读/写操作之前，先将预充电控制信号PRE置于低电平，预充电PMOS管导通，将读位线RBL充电到高电平。
[0005]如图2所示，上述电路的读操作过程为：先将预充电控制信号PRE置于低电平，通过预充电管对读位线RBL进行预充电，将RBL充电到高电平。然后将预充电控制信号PRE置于高电平，关闭预充电管，再将读字线信号RWL置为高电平。若被选中SRAM单元存储的数据是“1”，则读取晶体管关闭,读位线到地的通路被切断，RBL将保持在高电平，此时读出数据“1”；若被选中SRAM单元存储的数据是“0”，则读取晶体管打开，读位线通过读取晶体管和读下拉晶体管对地放电，RBL的电平降低至低电平，此时读出数据“0”。
[0006]读写分离的双端口SRAM的读功耗主要包括读位线RBL的动态功耗，读位线的动态功耗的公式可表示为：；其中，是一根读位线的寄生电容；是位线的电压摆幅，是SRAM的读操作频率。位线电压的下降幅度取决于读字线的开启时间和被选中SRAM单元存储节点的逻辑值。
[0007]上述SRAM存储单元中含有较多的晶体管，在实施时需要较大的版图面积，并且每进行一次读/写操作都需要对读位线进行预充电，导致读功耗较高。此外，当电源电压降低到阈值附近时，晶体管的寄生电容和亚阈值漏电电流增加，会导致SRAM的速度严重降低，出现读错误的几率变大。因此，上述SRAM并不适合工作在近阈值电压下。
[0008]针对图1所示的由8个MOS管构成的SRAM存储单元所存在的问题，有研究提出了有7个MOS管构成的SRAM存储单元，即7T
‑
SRAM存储单元，该SRAM存储单元中晶体管数量更少，在
实施时版图面积较少，但基于该SRAM存储单元的阵列结构在面积、操作性能、功耗等方面仍然需要进一步优化。

技术实现思路

[0009]针对现有技术的缺陷和改进需求，本专利技术提供了一种SRAM存储单元阵列、读写方法、控制器及系统，其目的在于，减小SRAM存储单元阵列的面积，并优化SRAM单元阵列的读操作性能。
[0010]为实现上述目的，按照本专利技术的一个方面，提供了一种SRAM存储单元阵列，各SRAM存储单元均包含7个晶体管；阵列的每一行中，各SRAM存储单元的第一写字线连接节点、第二写字线连接节点均连接至同一条写字线，且由同一个列选择信号控制的SRAM存储单元的读字线连接节点连接至同一个充电PMOS管；阵列的每一列中，各SRAM存储单元的写位线连接节点连接至同一条写位线，各SRAM存储单元的写位线非连接节点连接至同一条写位线非，各SRAM存储单元的读位线连接节点连接至同一条读位线；每一个充电PMOS的管源、漏极中，一极连接至对应的SRAM存储单元的读字线连接节点，另一极接VDD，栅极接读字线信号；每一条读位线与一个放电NMOS管的源、漏极中的一极相连，放电NMOS管的源、漏极中的另一极接地；所有放电NMOS管的栅极连接相互连接，用于接放电信号。
[0011]进一步地，读位线采用层次化设计。
[0012]按照本专利技术的又一个方面，提供了上述SRAM存储单元阵列的读写方法，读操作的执行包括：确定SRAM存储单元阵列中被读操作选中的SRAM存储单元，作为读目标单元，并将读目标单元所连接的充电PMOS管的读字线信号置为低电平；将放电信号置为低电平；读取读目标单元所连接的读位线的电平信号，若为高电平，则判定所读取的数据为“1”；若为低电平，则判定所读取的数据为“0”。
[0013]进一步地，本专利技术提供的读写方法，写操作的执行包括：确定SRAM存储单元阵列中被写操作选中的SRAM存储单元，作为写目标单元；将写目标单元所连接的写位线和写位线非置为一一对相反的电平；写入数据“0”时，写位线被置为低电平，写入“1”时，写位线被置为高电平；将写目标单元所连接的写字线置于高电平，完成数据写入。
[0014]进一步地，本专利技术提供的读写方法，还包括：在读操作/写操作之后，将放电信号置为高电平，以使所有读位线放电至低电平。
[0015]按照本专利技术的又一个方面，提供了上述SRAM存储单元阵列的读写控制器，包括：寻址模块，用于在执行读操作时，确定SRAM存储单元阵列中被读操作选中的SRAM存储单元，作为读目标单元；预充电模块，用于在执行读操作时，将读目标单元所连接的充电PMOS管的读字线信号置为低电平；
放电控制模块，用于在执行读操作时将放电信号置为低电平；以及读取模块，用于读取读目标单元所连接的读位线的电平信号，并在该电平信号为高电平，判定所读取的数据为“1”，在该电平信号为低电平时，判定所读取的数据为“0”。
[0016]进一步地，本专利技术提供的读写控制器，其中的寻址模块，还用于在执行写操作时，确定SRAM存储单元阵列中被写操作选中的SRAM存储单元，作为写目标单元；并且，读写控制器还包括：写入模块，用于将写目标单元所连接的写位线和写位线非置为一一对相反的电平；写入数据“0”时，写位线被置为低电平，写入“1”时，写位线被置为高电平；以及写控制模块，用于将写目标单元所连接的写字线置于高电平，完成数据写入。
[0017]进一步地，本专利技术提供的读写控制器，其中的放电控制模块，还用于在读操作/写操作之后，将放电信号置为高电平，以使所有读位线放电至低电平。
[0018]按照本专利技术的又一个方面，提供了一种SRAM存储系统，包括本专利技术提供的上述SRAM存储单元阵列，以及本专利技术提供的上述读写控制器。
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【技术保护点】

【技术特征摘要】
1.一种SRAM存储单元阵列，其特征在于，各SRAM存储单元均包含7个晶体管；所述阵列的每一行中，各SRAM存储单元的第一写字线连接节点、第二写字线连接节点均连接至同一条写字线，且由同一个列选择信号控制的SRAM存储单元的读字线连接节点连接至同一个充电PMOS管；所述阵列的每一列中，各SRAM存储单元的写位线连接节点连接至同一条写位线，各SRAM存储单元的写位线非连接节点连接至同一条写位线非，各SRAM存储单元的读位线连接节点连接至同一条读位线；每一个充电PMOS的管源、漏极中，一极连接至对应的SRAM存储单元的读字线连接节点，另一极接VDD，栅极接读字线信号；每一条读位线与一个放电NMOS管的源、漏极中的一极相连，放电NMOS管的源、漏极中的另一极接地；所有放电NMOS管的栅极连接相互连接，用于接放电信号。2.如权利要求1所述的SRAM存储单元阵列，其特征在于，读位线采用层次化设计。3.如权利要求1或2所述的SRAM存储单元阵列的读写方法，其特征在于，读操作的执行包括：确定所述SRAM存储单元阵列中被读操作选中的SRAM存储单元，作为读目标单元，并将读目标单元所连接的充电PMOS管的读字线信号置为低电平；将放电信号置为低电平；读取读目标单元所连接的读位线的电平信号，若为高电平，则判定所读取的数据为“1”；若为低电平，则判定所读取的数据为“0”。4.如权利要求3所述的读写方法，其特征在于，写操作的执行包括：确定所述SRAM存储单元阵列中被写操作选中的SRAM存储单元，作为写目标单元；将写目标单元所连接的写位线和写位线非置为一一对相反的电平；写入数据“0”时，写位线被置为低电平，写...

【专利技术属性】
技术研发人员：刘政林，邓茜，于润泽，黎振豪，汪钊旭，
申请(专利权)人：华中科技大学，
类型：发明
国别省市：