一种基于基本门电路的低功耗全加器制造技术

本发明专利技术公开了一种基于基本门电路的低功耗全加器，属于数字电子技术领域，用于解决现有的全加器电路多采用封装复合门，电路设计灵活性低，且不能同时兼顾高运算精度、低制作成本以及低功耗的技术问题。所述全加器包括全加器逻辑电路，全加器逻辑电路包括第一输入端、第二输入端、第三输入端、第一或门电路、第二或门电路、第三或门电路、第一与门电路、第二与门电路、第三与门电路、第四与门电路、第五与门电路、第一非门电路、第二非门电路、第一输出端以及第二输出端。仅使用十个基本门实现了全加器电路，低于现有全加器中所用的基本门数量，在未牺牲运算精度的前提下减少基本门的使用数量，提供了一种性能高、体积小、成本低、功耗低的全加器。的全加器。的全加器。

【技术实现步骤摘要】
一种基于基本门电路的低功耗全加器


[0001]本申请涉及数字电子
，尤其涉及一种基于基本门电路的低功耗全加器。

技术介绍

[0002]随着各种移动设备终端的功能体验不断丰富和发展，工业领域对于数字集成芯片设计的要求已经从追求高性能和小体积，转变为对性能、体积、成本和功耗的综合要求。数字集成芯片中，大部分的算术电路都离不开全加器的应用，现有的全加器电路通常是由封装好的异或门、或非门等复合门电路相互连接构成，一个复合门电路是由多个基本门构成，且封装的复合门内部无法再接导线，导致现有全加器电路中采用的基本门电路数量较多，增加了全加器电路设计的复杂性。
[0003]例如，在申请号为201210246287.7的中国专利申请中，提出了一种高性能全加器运算单元电路，该电路共由9个或非门构成，根据公知常识可知，一个或非门是由一个或门和一个非门连接构成，因此，该电路由18个基本门构成，相应的晶体管需求数量也较多，导致全加器运行功耗较大、生产成本高，且运算速度较慢。
[0004]随着技术的进步，在申请号为201910873564.9的中国专利申请中，又提出了一种高性能近似全加器门级单元，此方案中的近似全加器门级单元虽然只由三个或非门构成，但却通过牺牲精确度以实现全加器的低功耗性能，只能实现近似计算，无法实现精确计算。
[0005]还有些研究人员采用忆阻器来设计全加器电路，但忆阻器技术目前并未完全发展成熟，且制作成本较高。因此，到目前为止，仍未出现一种设计简洁、且同时兼顾高运算精确度、低制作成本以及低功耗的全加器电路，无法满足工业领域对于集成芯片的性能、体积、成本和功耗的综合要求。

技术实现思路

[0006]本申请实施例提供了一种基于基本门电路的低功耗全加器，用于解决如下技术问题：现有的全加器电路多采用封装复合门，电路设计灵活性低，且不能同时兼顾高运算精度、低制作成本以及低功耗。
[0007]本申请实施例采用下述技术方案：
[0008]一方面，本申请实施例提供了一种基于基本门电路的低功耗全加器，包括全加器逻辑电路，所述全加器逻辑电路包括第一输入端1、第二输入端2、第三输入端3、第一或门电路4、第二或门电路5、第三或门电路6、第一与门电路7、第二与门电路8、第三与门电路9、第四与门电路10、第五与门电路11、第一非门电路12、第二非门电路13、第一输出端14以及第二输出端15；所述第一或门电路4、所述第一与门电路7、所述第二与门电路8以及所述第一非门电路12，构成第一异或门电路；所述第二或门电路5、所述第三与门电路9、所述第四与门电路10以及所述第二非门电路13，构成第二异或门电路；所述第一输入端1及所述第二输入端2均连接所述第一异或门电路的输入端；所述第一异或门电路的输出端分别连接所述第五与门电路11的输入端以及所述第二异或门电路的输入端；所述第五与门电路11的输出
端及所述第一与门电路7的输出端均连接所述第三或门电路6的输入端，所述第三或门电路6的输出端连接所述第一输出端14；所述第三输入端3分别连接所述第五与门电路11的输入端以及所述第二异或门电路的输入端，所述第二异或门电路的输出端连接所述第二输出端15；所述第一输出端(14)的数学逻辑表达式为：所述第二输出端(15)的数学逻辑表达式为：其中，A
n
为二进制加数A的第n位，B
n
为二进制被加数B的第n位，C
n
为本第n位的进位，C
n
‑1为第n
‑
1位的进位，S
n
为计算结果的第n位。
[0009]在一种可行的实施方式中，在所述第一异或门电路中，所述第一或门电路4的输入端分别连接所述第一输入端1以及所述第二输入端2；所述第一与门电路7的输入端分别连接所述第一输入端1以及所述第二输入端2；所述第一与门电路7的输出端连接所述第一非门电路12的输入端；所述第一或门电路4的输出端以及所述第一非门电路12的输出端均连接所述第二与门电路8的输入端；所述第二与门电路8的输出端为所述第一异或门电路的输出端。
[0010]在一种可行的实施方式中，在所述第二异或门电路中，所述第二或门电路5的输入端分别连接所述第三输入端1以及所述第二与门电路8的输出端；所述第三与门电路9的输入端分别连接所述第三输入端1以及所述第二与门电路8的输出端；所述第三与门电路9的输出端连接所述第二非门电路13的输入端；所述第二或门电路5的输出端以及所述第二非门电路13的输出端均连接所述第四与门电路10的输入端；所述第四与门电路10的输出端为所述第二异或门电路的输出端。
[0011]在一种可行的实施方式中，所述第一输入端1为加数输入端，所述第二输入端2为被加数输入端，所述第三输入端3为低位进位输入端；所述第一输出端14为本位进位输出端，所述第二输出端15为本位和输出端。
[0012]在一种可行的实施方式中，所述第三输入端13与前一位全加器逻辑电路的本位进位输出端相连，所述第一输出端14与后一位全加器逻辑电路的低位进位输入端相连，以构成多位全加器逻辑电路。
[0013]相比于现有技术，本专利技术提供的一种基于基本门电路的低功耗全加器，具有如下有益效果：
[0014]1.本专利技术提供的全加器逻辑电路，全部由单独的基本门电路构成，未采用封装好的复合门进行电路设计，以便对每个基本门电路进行灵活的接线设计，实现了仅由五个与门、三个或门以及两个非门构成全加器电路，共十个基本门，低于现有全加器中所用的基本门数量，在工业领域对全加器的量产过程中，能够节省较大的生产成本。
[0015]2.本专利技术在未牺牲运算精度的前提下减少了基本门的使用数量。基本门的数量与运算速度成反比，与功耗成正比，基本门数量减少意味着全加器运算速度的提升以及功耗的降低。相应的，电路组件的减少以及接线方式的简化，也能够减小器件的整体体积。
[0016]因此，本专利技术提供了一种集设计简洁、性能高、体积小、成本低、功耗低等优点于一体的全加器，满足工业领域对于集成芯片的性能、体积、成本和功耗的综合要求，具有极大的实用价值。
附图说明
[0017]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
[0018]图1为本申请实施例提供的一种全加器逻辑电路示意图；
[0019]图2为本申请实施例提供的第一异或门电路示意图。
[0020]附图标记说明：
[0021]1、第一输入端；2、第二输入端；3、第三输入端；4、第一或门电路；5、第二或门电路；6、第三或门电路；7、第一与门电路；8、第二与门电路；9、第三与门电路；10、第四与门电路；11、第五与门电路；12、第一非门电路；13、第二非门电路；14、第一输出端；15、第二输出端本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于基本门电路的低功耗全加器，包括全加器逻辑电路，其特征在于，所述全加器逻辑电路包括第一输入端(1)、第二输入端(2)、第三输入端(3)、第一或门电路(4)、第二或门电路(5)、第三或门电路(6)、第一与门电路(7)、第二与门电路(8)、第三与门电路(9)、第四与门电路(10)、第五与门电路(11)、第一非门电路(12)、第二非门电路(13)、第一输出端(14)以及第二输出端(15)；所述第一或门电路(4)、所述第一与门电路(7)、所述第二与门电路(8)以及所述第一非门电路(12)，构成第一异或门电路；所述第二或门电路(5)、所述第三与门电路(9)、所述第四与门电路(10)以及所述第二非门电路(13)，构成第二异或门电路；所述第一输入端(1)及所述第二输入端(2)均连接所述第一异或门电路的输入端；所述第一异或门电路的输出端分别连接所述第五与门电路(11)的输入端以及所述第二异或门电路的输入端；所述第五与门电路(11)的输出端及所述第一与门电路(7)的输出端均连接所述第三或门电路(6)的输入端，所述第三或门电路(6)的输出端连接所述第一输出端(14)；所述第三输入端(3)分别连接所述第五与门电路(11)的输入端以及所述第二异或门电路的输入端，所述第二异或门电路的输出端连接所述第二输出端(15)；所述第一输出端(14)的数学逻辑表达式为：学逻辑表达式为：所述第二输出端(15)的数学逻辑表达式为：其中，A
n
为二进制加数A的第n位，B
n
为二进制被加数B的第n位，C
n
为本第n位的进位，C
n
‑1为第n
‑
1位的进位，S
n
为计算结果的第n位。...

【专利技术属性】
技术研发人员：李志恒，杨旸，
申请(专利权)人：李志恒，
类型：发明
国别省市：