一种基于单元延时的时间测量装置及方法制造方法及图纸

本发明专利技术提供一种基于单元延时的时间测量装置及方法，装置包括转换模块、估计模块、控制模块、第一测量模块和第二测量模块，转换模块将被测信号转换为激励信号，估计模块根据激励信号对时间窗口长度进行估计，控制模块根据估计值选择采用第一测量模块或者第二测量模块进行测量，第二测量模块包括串联的多个FPGA的内核延时单元、分别与各内核延时单元输出端连接的多个存储单元和查找计算单元，激励信号输入内核延时单元，第一上升沿到来时，高电平在内核延时单元中传输，第二上升沿到来时，存储单元锁存电平，查找计算单元确定被测信号的时间窗口长度。本发明专利技术能够实现ps级别的极短时间测量，大大拓展了时间测量的下限，适用于更多场合。场合。场合。

【技术实现步骤摘要】
一种基于单元延时的时间测量装置及方法


[0001]本专利技术涉及一种基于单元延时的时间测量装置及方法。

技术介绍

[0002]时间测量模块广泛应用于对时间参数测量的场合，例如DCDC芯片内部基准时钟频率的测量、LED芯片的内部调制信号的高电平时间测量等等；可以测量的时间参数主要有频率、周期、高电平时间、低电平时间、上升沿时间、下降沿时间、两个独立信号相对延时等。而在集成电路测试领域，由于芯片时钟频率逐年提高，被测时间越来越短，对时间测量模块的测量下限也提出了更高的要求。现有技术中的时间测量模块解决方案主要是被测信号计数法，即将被测信号转为时间窗口，在此时间窗口内计数时间测量模块内部基准时钟频率的个数，再与内部基准时钟周期相乘，从而得到被测信号的时间参数值。通过上面的描述，可以发现，被测信号计数法的测量精度直接由时间测量模块的内部基准时钟的周期决定，市面上使用在集成电路测试领域的时间测量模块主要由FPGA实现，而FPGA的主频一般不超过1GHz，在形成内部逻辑的条件下，时间测量模块的内部基准时钟频率一般在500MHz以下，在保证10％的测量精度条件下，被测信号的时间窗口最小为1/50MHz＝20ns，这样的测量下限远远不能满足时间窗口小于20ns的极短时间测量场合。

技术实现思路

[0003]本专利技术提出一种基于单元延时的时间测量装置及方法，能够实现ps级别的极短时间测量，大大拓展了时间测量的下限，适用于更多场合。
[0004]本专利技术通过以下技术方案实现：
[0005]一种基于单元延时的时间测量装置，包括转换模块、估计模块、控制模块、第一测量模块和第二测量模块，转换模块根据被测信号的时间窗口将被测信号转换为具有第一上升沿和第二上升沿的激励信号，第一上升沿出现在时间窗口开始时刻，第二一上升沿出现在时间窗口结束时刻，估计模块根据激励信号对时间窗口长度进行估计，控制模块根据估计值选择采用第一测量模块或者第二测量模块进行测量，第一测量模块和第二测量模块均由FPGA实现，第一测量模块根据时间窗口内FPGA基准时钟频率的个数获取被测信号的时间窗口长度，第二测量模块包括串联的多个FPGA的内核延时单元、分别与各内核延时单元输出端连接的多个存储单元和查找计算单元，当激励信号输入内核延时单元，第一上升沿到来时，高电平在内核延时单元中传输，第二上升沿到来时，存储单元锁存电平，查找计算单元从第一个存储单元进行查找，当查找到第k个存储单元锁存的电平为高电平且第k+1个存储单元锁存的电平为低电平时，确定被测信号的时间窗口长度为T
BM
＝k*T
DELAY
，其中，T
DELAY
为查找计算单元存储的各内核延时单元的初始延时长度，查找计算单元输出端输出该时间窗口长度T
BM
。
[0006]进一步的，还包括校准模块，校准模块生成一个标准的时间窗口长度为T
B
的信号，该信号作为所述被测信号输入转换模块，并得到对应的k值，再根据公式T
DELAY_FINE
＝T
B
/k计
算当前各内核延时单元的延时长度T
DELAY_FINE
，并将T
DELAY_FINE
替代T
DELAY
存储至查找计算单元。
[0007]进一步的，所述内核延时单元采用FPGA的查找表资源实现。
[0008]进一步的，所述存储单元采用FPGA的触发器资源实现，各触发器级联形成移位寄存器。
[0009]进一步的，所述校准模块为FPGA内部的PLL模块。
[0010]进一步的，所述转换模块包括第一触发器、第二触发器、反相器，被测信号分别与第一触发器第一输入端和反相器输入端连接，第一触发器输出端与第二触发器第一输入端连接，反相器输出端与第二触发器第二输入端连接。
[0011]进一步的，所述估计模块包括与转换模块连接的示波器。
[0012]进一步的，所述控制模块包括上位机和与上位机连接的多路选择器，多路选择器分别与第一测量模块和第二测量模块连接。
[0013]本专利技术还通过以下技术方案实现：
[0014]一种基于单元延时的时间测量方法，包括如下步骤：
[0015]步骤S1、转换模块根据被测信号的时间窗口将被测信号转换为具有第一上升沿和第二上升沿的激励信号，第一上升沿出现在时间窗口开始时刻，第二上升沿出现在时间窗口结束时刻；
[0016]步骤S2、估计模块根据激励信号对时间窗口长度进行估计；
[0017]步骤S3、控制模块根据估计值选择采用第一测量模块或者第二测量模块进行测量，当估计值大于20ns时，进入步骤S4选择第一测量模块进行测量，否则进入步骤S5选择第二测量模块进行测量；
[0018]步骤S4、第一测量模块根据时间窗口内FPGA基准时钟频率的个数获取被测信号的时间窗口长度；
[0019]步骤S5、第二测量模块在第一上升沿到来时，使激励信号的高电平在内核延时单元中传输，第二上升沿来临时，存储单元锁存电平，查找计算单元从第一个存储单元进行查找，当查找到第k个存储单元锁存的电平为高电平且第k+1个存储单元锁存的电平为低电平时，确定被测信号的时间窗口长度为T
BM
＝k*T
DELAY
，其中，T
DELAY
为查找计算单元存储的各内核延时单元的初始延时长度，查找计算单元输出端输出该时间窗口长度T
BM
；
[0020]步骤S6、生成一个标准的时间窗口长度为T
B
的信号，将该信号作为被测信号输入转换模块，根据步骤S1至步骤S5获取对应于该信号的k值，再根据公式T
DELAY_FINE
＝T
B
/k计算当前各内核延时单元的延时长度T
DELAY_FINE
，并将T
DELAY_FINE
替代T
DELAY
存储至查找计算单元。本专利技术具有如下有益效果：
[0021]1、本专利技术为了便于后续FPGA的处理，利用转换模块将被测信号转换为具有第一上升沿和第二上升沿的激励信号，估计模块则根据激励信号对时间窗口的长度进行估计，控制模块则根据该估计值选择采用第一测量模块或者第二测量模块进行测量，第一测量模块用于测量时间窗口较大的情况，第二测量模块则用于测量时间窗口小于等于20ns的情况，更具体地，当第一上升沿到来时，高电平在内核延时单元中传输，第二上升沿到来时，存储单元锁存电平，查找计算单元从第一个存储单元进行查找，当查找到第k个存储单元锁存的电平为高电平且第k+1个存储单元锁存的电平为低电平时，确定被测信号的时间窗口长度
为T
BM
＝k*T
DELAY
，如此即能实现ps级别的极短时间测量，大大拓展了时间测量的下限，适用于更多场合；且第一测量模块和第二测量模块均采用FPGA实现，兼容性更好。
附图说明...

【技术保护点】

【技术特征摘要】
1.一种基于单元延时的时间测量装置，其特征在于：包括转换模块、估计模块、控制模块、第一测量模块和第二测量模块，转换模块根据被测信号的时间窗口将被测信号转换为具有第一上升沿和第二上升沿的激励信号，第一上升沿出现在时间窗口开始时刻，第二上升沿出现在时间窗口结束时刻，估计模块根据激励信号对时间窗口长度进行估计，控制模块根据估计值选择采用第一测量模块或者第二测量模块进行测量，第一测量模块和第二测量模块均由FPGA实现，第一测量模块根据时间窗口内FPGA基准时钟频率的个数获取被测信号的时间窗口长度，第二测量模块包括串联的多个FPGA的内核延时单元、分别与各内核延时单元输出端连接的多个存储单元和查找计算单元，激励信号输入内核延时单元，第一上升沿到来时，高电平在内核延时单元中传输，第二上升沿到来时，存储单元锁存电平，查找计算单元从第一个存储单元进行查找，当查找到第k个存储单元锁存的电平为高电平且第k+1个存储单元锁存的电平为低电平时，确定被测信号的时间窗口长度为T
BM
＝k*T
DELAY
，其中，T
DELAY
为查找计算单元存储的各内核延时单元的初始延时长度，查找计算单元输出端输出该时间窗口长度T
BM
。2.根据权利要求1所述的一种基于单元延时的时间测量装置，其特征在于：还包括校准模块，校准模块生成一个标准的时间窗口长度为T
B
的信号，该信号作为所述被测信号输入转换模块，并得到对应的k值，再根据公式T
DELAY_FINE
＝T
B
/k计算当前各内核延时单元的延时长度T
DELAY_FINE
，并将T
DELAY_FINE
替代T
DELAY
存储至查找计算单元。3.根据权利要求1所述的一种基于单元延时的时间测量装置，其特征在于：所述内核延时单元采用FPGA的查找表资源实现。4.根据权利要求1或2或3所述的一种基于单元延时的时间测量装置，其特征在于：所述存储单元采用FPGA的触发器资源实现，各触发器级联形成移位寄存器。5.根据权利要求2所述的一种基于单元延时的时间测量装置，其特征在于：所述校准模块为FPGA内部的PLL模块。6.根据权利要求1或2或3所述的一种基于单元延时的时间测量装置，其特...

【专利技术属性】
技术研发人员：孙军，王丽国，
申请(专利权)人：深钛智能科技苏州有限公司，
类型：发明
国别省市：