本发明专利技术关于高速接口测试装置、系统以及高速接口的测试方法，涉及集成电路测试技术领域。该装置包括：待测芯片接口、外挂芯片接口、第一电阻板、第二电阻板、第一SMA接口、第二SMA接口、信号完整性测试板以及PSSL板卡；在三路相互连接的0欧电阻中，第一路相互连接的0欧电阻与PSSL板卡连接，第二路相互连接的0欧电阻与外挂芯片接口连接，第三路相互连接的0欧电阻与第一SMA接口以及第二SMA接口连接，第一SI板分别与第一SMA接口以及第二SMA接口连接；待测芯片接口用于与高速接口芯片连接。通过三路回路的设置，使得在烧录过程当中，能够对于高速接口芯片测试不同的需求测试项进行高效的确定为高速接口提供了多功能多参数的高效测试方式。试方式。试方式。
【技术实现步骤摘要】
高速接口测试装置、系统以及高速接口的测试方法
[0001]本专利技术涉及集成电路测试
，特别涉及一种高速接口测试装置、系统以及高速接口的测试方法。
技术介绍
[0002]高速接口不仅应用于个人计算机、服务器和通信设备，还应用于数字消费电子、医疗设备、广播设备、半导体制造和测试设备以及其他许多电子设备和应用。同时，随着技术的发展与演进，高速接口被通常集成有多类型功能。
[0003]为保证高速接口的使用性能，相关技术中，通常通过集成电路自动测试机（Automatic Test Equipment，ATE）测试系统对高速接口进行测试。
[0004]然而，针对多种测试方案兼容的高速接口，传统的ATE测试无法满足所有测试项需求，基于此，如何提供一种高速接口的ATE测试板设计方法成为本领域技术人员亟待解决的技术问题。
技术实现思路
[0005]本专利技术的目的在于克服已有技术中存在的不足，从而提供高速接口测试装置、系统以及高速接口的测试方法，为高速接口提供了多功能多参数的高效测试方式。该技术方案如下：一方面，提供了一种高速接口测试装置，该高速接口测试装置包括待测芯片接口、外挂芯片接口、第一电阻板、第二电阻板、第一SMA（SubMiniature version A）接口、第二SMA接口、信号完整性测试（Signal integrity,SI）板以及PSSL板卡（请提供一下PSSL的全称）；第一电阻板以及第二电阻板上分别设置有三路相互连接的0欧电阻；在三路相互连接的0欧电阻中，第一路相互连接的0欧电阻与PSSL板卡连接，第二路相互连接的0欧电阻与外挂芯片接口连接，第三路相互连接的0欧电阻与第一SMA接口以及第二SMA接口连接，第一SI板分别与第一SMA接口以及第二SMA接口连接；待测芯片接口用于与高速接口芯片连接；外挂芯片接口用于与外挂芯片连接，外挂芯片用于辅助高速接口芯片的测试。
[0006]另一方面，提供了一种高速接口测试系统，该系统包括测试机台、计算机设备以及如上所述的高速接口测试装置，测试机台以及高速接口测试装置通信连接，测试机台配置有计算机设备。
[0007]另一方面，提供了一种高速接口的测试方法，该方法应用于如上所述的高速接口测试系统内的计算机设备中，该方法包括:确定与高速接口测试装置连接的待测芯片，以及与待测芯片对应的外挂芯片；响应于接收到待测芯片安装完成信号以及外挂芯安装完成信号，生成烧录分解程序；
配置烧录分解程序，并控制测试机台以及高速接口测试装置启动测试进程；读取与烧录分解程序对应的烧录字节；基于与烧录字节对应的字节烧录结果，确定与待测芯片对应的测试结果，字节烧录结果中的测试项由待测芯片、PSSL板卡以及外挂芯片确定。
[0008]本专利技术提供的技术方案带来的有益效果至少包括：在用于对待测芯片进行测试的装置中，通过在第一电阻板和第二电阻板上进行对应连接的三组0Ω电阻，并且组成三路电路的连接方式，使得在测试过程中，待测芯片与测试机台形成外部回路，待测芯片与外挂芯片之间形成直接连接，且通过SMA接口和SI板形成验证回路，在高速接口通过烧录执行测试的过程当中，能够通过PSSL板和待测芯片与外挂芯片的直接连接进行测试参数的确定，并由SI板进行验证结果的确认，通过三路回路的设置，使得在烧录过程当中，能够对于高速接口芯片测试不同的需求测试项进行高效的确定为高速接口提供了多功能多参数的高效测试方式。
附图说明
[0009]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0010]图1示出了本申请一个示例性实施例提供的一种高速接口测试装置的结构框图。
[0011]图2示出了本申请一个示例性实施例提供的一种高速接口测试系统的示意图。
[0012]图3示出了本申请一个示例性实施例提供的一种高速接口的测试方法的流程示意图。
具体实施方式
[0013]为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术实施方式作进一步地详细描述。
[0014]图1示出了本申请一个示例性实施例提供的一种高速接口测试装置的结构框图，请参考图1，该装置包括待测芯片接口110、外挂芯片接口120、第一电阻板130、第二电阻板140、第一SMA接口150、第二SMA接口160、SI板170以及PSSL板卡180。第一电阻板以及第二电阻板上分别设置有三路相互连接的0欧电阻。在三路相互连接的0欧电阻中，第一路相互连接的0欧电阻与PSSL板卡连接，第二路相互连接的0欧电阻与外挂芯片接口连接，第三路相互连接的0欧电阻与第一SMA接口以及第二SMA接口连接，第一SI板分别与第一SMA接口以及第二SMA接口连接。待测芯片接口用于与高速接口芯片连接，外挂芯片接口用于与外挂芯片连接，外挂芯片用于辅助高速接口芯片的测试。
[0015]可选地，本申请所示的高速接口测试装置应用于高速接口生产过程的最后阶段，也即，通过高速接口的芯片测试，测试产品能否出厂。请参考图1，待测芯片接口用于连接高速接口芯片，高速接口芯片用于接受测试，以确定自身是否存在故障。外挂芯片接口用于连接进行测试的功能性芯片。在本申请实施例中，待测芯片与外挂芯片的类型对应。在一个示例中，待测芯片实现为以太网芯片，示例性的，以太网芯片CXXXXX8，外挂芯片即实现为对应
的芯片CXXXXX08。
[0016]其中，以太网芯片CXXXXX8的各项工作参数如下：外部参考时钟：25MHz1路RGMII：125MHz DDR4路5Gbps Serdes：20db4路1.25Gbps Serdes: 20db8路以太网电口： 外部60米Cat5e网线回环。
[0017]外挂芯片CXXXXX08的特点为：八端口千兆电口PHY、集成八路独立的10M/100M/1000M以太网收发器、支持2路QSGMII接口连接MAC。
[0018]在本申请实施例中，通过如图1所示的电性连接关系，在高速接口测试装置中，三路相互连接的0欧电阻共对应三路回路。
[0019]第一路相互连接的电阻与PSSL板卡连接，组成第一路回路。在测试过程中，PSSL板卡用于进行主体参数测试。在一个示例中，PSSL板卡实现为V93000测试系统板卡，待测芯片实现为以太网芯片CXXXXX8时，PSSL板卡的测试项为OS测试、XTAL、DC、BSCAN、CHAN、STUCK、TRANS参数测试项中的至少一种。
[0020]结合图1所示的高速接口测试装置，图2示出了本申请一个示例性实施例提供的一种高速接口测试系统的示意图，请参考图2，该装置包括如图1所示的高速接口测试装置210以及测试机台220，其中，测试机台220配置有计算机设备221。
[0021]该计算机设备具有数据处理、数据接收以及数据发送的功能。结合图1所示的高速本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种高速接口测试装置，其特征在于，所述装置包括待测芯片接口、外挂芯片接口、第一电阻板、第二电阻板、第一SMA接口、第二SMA接口、SI板以及PSSL板卡；所述第一电阻板以及所述第二电阻板上分别设置有三路相互连接的0欧电阻；在所述三路相互连接的0欧电阻中，第一路相互连接的0欧电阻与所述PSSL板卡连接，第二路相互连接的0欧电阻与所述外挂芯片接口连接，第三路相互连接的0欧电阻与所述第一SMA接口以及所述第二SMA接口连接，所述第一SI板分别与所述第一SMA接口以及所述第二SMA接口连接；所述待测芯片接口用于与高速接口芯片连接；所述外挂芯片接口用于与外挂芯片连接，所述外挂芯片用于辅助所述高速接口芯片的测试。2.一种高速接口测试系统，其特征在于，所述高速接口测试系统包括测试机台以及如权利要求1所述的高速接口测试装置；所述测试机台以及所述高速接口测试装置通信连接，所述测试机台配置有计算机设备。3.一种高速接口的测试方法，其特征在于，所述方法应用于如权利要求2所述的高速接口测试系统内的计算机设备中，所述方法包括：确定与高速接口测试装置连接的待测芯片，以及与所述待测芯片对应的外挂芯片；响应于接收到待测芯片安装完成信号以及外挂芯安装完成信号，生成烧录分解程序；配置烧录分...
【专利技术属性】
技术研发人员：王志立，张凯虹，奚留华，王一伟，李小亮，
申请(专利权)人：无锡中微腾芯电子有限公司，
类型：发明
国别省市：
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