基准良好延迟指示电路制造技术

本实用新型专利技术公开一种基准良好延迟指示电路，包括迟滞输入模块、平衡性Level shift模块和分段驱动器模块，输入端E端连接迟滞反相器INV1的输入端；平衡性Level shift模块包括N1管、N2管、P1管、P2管、P3管、P4管、P5管、P6管、反相器INV3、反相器INV4、反相器INV5和反相器INV6；分段驱动器模块包括P7管、P8管、P9管、P10管、N3管、N4管、N5管、N6管、电阻R1和电阻R2.优点：本实用新型专利技术使用平衡性Level shift结构平衡节点的充放电性能；对于地反弹导致输出振荡问题，本专利将输出级采用分段驱动的方式减小地反弹消除振荡。地反弹消除振荡。地反弹消除振荡。

【技术实现步骤摘要】
基准良好延迟指示电路


[0001]本技术涉及一种基准良好延迟指示电路。

技术介绍

[0002]在目前各种集成电路系统中，基准模块是其他模块功能实现的前提，通常生成的基准为基准电压或基准电流。在电源上电过程时，基准电压也会上升，但其他电路因为上电过程还未完全结束，状态存在不确定性，对后续某些模块电路可能形成误触发等问题；此时就需要一个基准良好指示性号来对其他电路进行开关控制。如下图1，当VCC上升基本完成，但REF还未完全建立时，此时REF作为比较器的比较电压与IN电压进行比较时，会得到不正确的输出。
[0003]加入基准良好指示电路后，如下图2，当REF上升到一定电压后，经过REFGOOD电路处理，输出REFGOOD_H高有效的基准良好指示信号用于对后续电路进行开关控制，此时REF基本建立完成，对于后级电路的正常工作无影响。
[0004]通用的带有基准良好指示电路的基准电路由如图3所示构成。
[0005]基本工作原理为：当VCC刚开始上电时，启动电路开启使电流源工作（上图所示电流源为电流镜电路），电流源电流流到B1，B2三极管，并在A，B点产生电压；运放O1开始运行，此时运放电路内部新的偏置电流还未建立，提示REFGOOD也未建立；当VCC上升到一定电压时，运放O1建立完成使电流源电流基本稳定并建立新的偏置电流，当偏置电流大于一定值则认为基准已经自偏置成功，则关闭启动电路并提示REFGOOD已建立，指示为基准良好。
[0006]上述技术虽然在通常条件下，能够较好地完成基准良好指示，但在一些极限条件下上电过程中基准指示可能不够准确。
[0007]在某些极限条件下，在REF已经上升到很低时运放已经建立完成新的偏置，使启动电路关闭并提示REFGOOD也已建立，从而出现指示不够精确的情况。如下图4。因为启动电路关闭后，基准环路还需要一段时间的环路自调节稳定过程，一段时间后REF参考电压才能最终稳定。

技术实现思路

[0008]本技术提出一种基准良好延迟指示电路，包括基准电路，基准电路的输出REF电压连接到NMOS管1的栅极，NMOS管1的漏极接PMOS管1的漏极和和栅极，并且同时接PMOS管2的栅极，PMOS管1和PMOS管2的源极接VCC电源，PMOS管2的漏极接NMOS管2的漏极和栅极，NMOS管1和NMOS管2的源极接下拉电流源；基准电路里的运放O1的负极通过基准运放建立完成判断电路接NMOS管5的栅极，NMOS管5的源极接地，NMOS管5的漏极接NMOS管3的栅极，NMOS管3的栅极接NMOS管2的栅极并接到地电容C0，NMOS管3的源极接地，NMOS管3的漏极接PMOS管3的漏极并接一个电阻R4到VCC电源，PMOS管3的栅极接地，PMOS管3的源极接VCC电源，NMOS管4和PMOS管4的栅极接NMOS管3的漏极，NMOS管4的源极接地，PMOS管4的源极接VCC电源，NMOS管4和PMOS管4的漏极相接作为基准良好指示输出REFGOOD_H。
[0009]对本技术技术方案的进一步优选，基准运放建立完成判断电路包括PMOS管6、NMOS管7和NMOS管8，基准电路里的运放O1的负极接PMOS管6的栅极，PMOS管6的源极接电流源，PMOS管6的漏极接NMOS管7的漏极和栅极,并且同时接NMOS管8的栅极，NMOS管7和NMOS管8的源极接地，NMOS管8的漏极接电流源并接NMOS管5的栅极。基准运放建立完成判断电路的作用是确定在基准电路运放完成建立之后基准良好指示电路才能进行基准良好判断，防止基准运放不稳定时基准良好指示电路误指示为基准良好；基准运放建立完成判断电路，电路结构简单，较低的功耗。
[0010]对本技术技术方案的进一步优选，电流源为电流镜电路。
[0011]本技术与现有技术相比，其有益效果是：
[0012]本技术与通用基准良好指示结构相比，本技术的延迟基准知识结构保证了基准良好指示电路是在基准电路基本完成建立之后才进入工作状态，从而防止了在基准电路还未完全建立时出现的基准良好误指示。
附图说明
[0013]图1是基准电路和后级比较电路的图一（无基准良好指示电路）。
[0014]图2是基准电路和后级比较电路的图二（有基准良好指示电路）。
[0015]图3是通用的基准良好指示电路。
[0016]图4是不准确指示的基准良好指示图。
[0017]图5是本实施例的基准良好延迟指示电路图。
[0018]图6是本实施例的准确的基准良好指示图。
具体实施方式
[0019]下面对本技术技术方案进行详细说明，但是本技术的保护范围不局限于所述实施例。
[0020]为使本技术的内容更加明显易懂，以下结合附图1
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附图6和具体实施方式做进一步的描述。
[0021]为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本技术，并不用于限定本技术。
[0022]如图5所示，本实施例提出的一种基准良好延迟指示电路，将基准电路的输出REF电压连接到基准良好指示电路。
[0023]基准良好指示电路包括NMOS管1、NMOS管2、NMOS管3、NMOS管4、NMOS管5、NMOS管7、NMOS管8、PMOS管1 、PMOS管2、 PMOS管3、 PMOS管4 、PMOS管6、地电容C0和电阻R4。
[0024]基准电路的输出REF电压连接到NMOS管1的栅极，NMOS管1的漏极接PMOS管1的漏极和和栅极，并且同时接PMOS管2的栅极，PMOS管1和PMOS管2的源极接VCC电源，PMOS管2的漏极接NMOS管2的漏极和栅极，NMOS管1和NMOS管2的源极接下拉电流源；基准电路里的运放O1的负极通过基准运放建立完成判断电路接NMOS管5的栅极，NMOS管5的源极接地，NMOS管5的漏极接NMOS管3的栅极，NMOS管3的栅极接NMOS管2的栅极并接到地电容C0，NMOS管3的源极接地，NMOS管3的漏极接PMOS管3的漏极并接一个电阻R4到VCC电源，PMOS管3的栅极接地，
PMOS管3的源极接VCC电源，NMOS管4和PMOS管4的栅极接NMOS管3的漏极，NMOS管4的源极接地，PMOS管4的源极接VCC电源，NMOS管4和PMOS管4的漏极相接作为基准良好指示输出REFGOOD_H。
[0025]如图5所示，基准运放建立完成判断电路包括PMOS管6、NMOS管7和NMOS管8，基准电路里的运放O1的负极接PMOS管6的栅极，PMOS管6的源极接电流源，PMOS管6的漏极接NMOS管7的漏极和栅极,并且同时接NMOS管8的栅极，NMOS管7和NMOS管8的源极接地，NMOS管8的漏极接电流源并接NMOS管5的栅极。
[0026]如图5和6所示，使用本专利的基准良好指示电路，在VCC本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基准良好延迟指示电路，包括基准电路，其特征在于，基准电路的输出REF电压连接到NMOS管1的栅极，NMOS管1的漏极接PMOS管1的漏极和和栅极，并且同时接PMOS管2的栅极，PMOS管1和PMOS管2的源极接VCC电源，PMOS管2的漏极接NMOS管2的漏极和栅极，NMOS管1和NMOS管2的源极接下拉电流源；基准电路里的运放O1的负极通过基准运放建立完成判断电路接NMOS管5的栅极，NMOS管5的源极接地，NMOS管5的漏极接NMOS管3的栅极，NMOS管3的栅极接NMOS管2的栅极并接到地电容C0，NMOS管3的源极接地，NMOS管3的漏极接PMOS管3的漏极并接一个电阻R4到VCC电源，PMOS管3的栅极接地，PMOS管3的源极接VC...

【专利技术属性】
技术研发人员：曾泫鸿，张益杰，林叶，王文渊，
申请(专利权)人：江苏华创微系统有限公司，
类型：新型
国别省市：