提供了一种半导体器件，包含：势垒层，包含第一化合物半导体；沟道层，包含第二化合物半导体并且接合至势垒层的第一表面；绝缘层，设置在势垒层的与第一表面相对的第二表面上，并且具有暴露势垒层的开口；栅极电极，嵌入在开口中；源极电极和漏极电极，设置在夹着栅极电极的两侧的势垒层的第二表面上；以及材料层，包含金属材料或半导体材料并且被设置为与栅极电极和漏极电极之间的势垒层的第二表面接触。触。触。
【技术实现步骤摘要】
【国外来华专利技术】半导体装置、半导体模块和电子设备
[0001]本公开涉及半导体单元、半导体模块和电子设备。
技术介绍
[0002]近来，已经提出了具有形成在化合物半导体的异质结的界面处的二维电子气的沟道的异质场效应晶体管(Hetero Field Effect Transistor：HFET)(例如，专利文献1)。
[0003]二维电子气具有高的电子迁移率和高的薄层电子密度，从而预期其中二维电子气用作沟道的HFET是允许低电阻、高耐受电压和高速运行的晶体管。例如，HFET被期望应用于功率设备、RF(射频)设备等。
[0004]引用列表
[0005]专利文献
[0006]专利文献1：日本未审查专利申请公开第2016
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136547号
技术实现思路
[0007]然而，在使用化合物半导体的HFET中，捕获电子的界面陷阱的生成可以发生在化合物半导体与绝缘体之间的界面处。因为界面陷阱具有通过高电压施加引起HFET的性能下降的可能性，所以期望抑制HFET中的界面陷阱的生成。
[0008]因此，期望提供一种半导体单元、半导体模块和电子装置，其中，抑制了由高电压施加引起的性能降低。
[0009]根据本公开的一个实施方式的半导体单元包含：势垒层，包含第一化合物半导体；沟道层，包含第二化合物半导体并且在第一面处结合至所述势垒层；绝缘层，设置在所述势垒层的与所述第一面的相对侧的第二面上，并且具有暴露所述势垒层的开口部；栅极电极，被设置成掩埋所述开口部；源极电极和漏极电极，设置于夹着栅极电极的两侧的所述势垒层的第二面上；以及材料层，包含金属材料或半导体材料，并且被设置为与栅极电极和漏极电极之间的势垒层的第二面接触。
[0010]根据本公开的一个实施方式的半导体模块包含半导体单元。该半导体单元包含：势垒层，包含第一化合物半导体；沟道层，包含第二化合物半导体并且在第一面处结合至所述势垒层；绝缘层，设置在所述势垒层的与所述第一面的相对侧的第二面上，并且具有暴露所述势垒层的开口部；栅极电极，被设置成掩埋所述开口部；源极电极和漏极电极，被设置在夹着栅极电极的两侧的势垒层的第二面上；以及材料层，设置为与栅极电极和漏极电极之间的势垒层的第二面接触，并且包含金属材料或半导体材料。
[0011]根据本公开的一个实施方式的电子设备包含半导体单元。该半导体单元包含：势垒层，包含第一化合物半导体；沟道层，包含第二化合物半导体并且在第一面处结合至所述势垒层；绝缘层，设置在所述势垒层的与第一面的相对侧的第二面，并且具有暴露所述势垒层的开口部；栅极电极，被设置成掩埋所述开口部；源极电极和漏极电极，被设置在夹着栅极电极的两侧的所述势垒层的所述第二面上；以及材料层，设置为与栅极电极和漏极电极
之间的势垒层的第二面接触，并且包含金属材料或半导体材料。
[0012]根据本公开的一个实施例的半导体单元、半导体模块和电子装置，包含金属材料或半导体材料的材料层设置在接合至沟道层的势垒层上的栅极电极和漏极电极之间。材料层与势垒层之间产生的界面陷阱的密度低于绝缘层与势垒层之间产生的界面陷阱的密度。因此，例如，半导体单元可以降低栅极电极和漏极电极之间的界面陷阱的密度。
附图说明
[0013]图1是示出根据本公开第一实施方式的半导体单元的配置的垂直截面图。
[0014]图2是示出根据实施方式的半导体单元的配置的俯视图。
[0015]图3是示出了栅极电极嵌入其中的开口部与材料层之间的距离X的垂直截面图。
[0016]图4是示出电流劣化率相对于图3中示出的距离X的变化的曲线图。
[0017]图5是示出未施加栅极电压Vg的栅极电极的下部的能带的配置的曲线图。
[0018]图6是示出在施加栅极电压Vg＝
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10V的栅极电极的下部处的能带的配置的曲线图。
[0019]图7是示出当施加负栅极电压Vg时的半导体单元的配置的垂直截面图。
[0020]图8是示出了根据本实施方式的半导体单元的制造方法的步骤的垂直截面图。
[0021]图9是示出了根据本实施方式的半导体单元的制造方法的步骤的垂直截面图。
[0022]图10是示出了根据本实施方式的半导体单元的制造方法的步骤的垂直截面图。
[0023]图11是示出了根据本实施方式的半导体单元的制造方法的步骤的垂直截面图。
[0024]图12是示出了根据本实施方式的半导体单元的制造方法的步骤的垂直截面图。
[0025]图13是示出根据实施方式的半导体单元的制造方法的步骤的垂直截面图。
[0026]图14是示出了根据实施方式的半导体单元的制造方法的步骤的垂直截面图。
[0027]图15是示出了根据第二变形例的半导体单元的结构的实例的俯视图。
[0028]图16是示出了根据第二变形例的半导体单元的配置的另一实例的俯视图。
[0029]图17是示出了根据第二变形例的半导体单元的配置的又一实例的俯视图。
[0030]图18是示出根据本公开第二实施方式的半导体模块的配置的示意性立体图。
[0031]图19是示出根据本公开的第三实施方式的无线通信装置的配置的框图。
具体实施方式
[0032]在下文中，将参考附图详细描述本公开的实施方式。以下描述的实施方式是本公开的具体实例，并且根据本公开的技术不限于以下实施方式。此外，本公开的各个部件的布置、尺寸、尺寸比率等不限于在各个附图中示出的实施方式。
[0033]应注意，将按照以下顺序进行描述。
[0034]1.第一实施例
[0035]1.1.配置实例
[0036]1.2.操作
[0037]1.3.制造方法
[0038]1.4.变形例
[0039]2.第二实施例
[0040]3.第三实施方式
[0041]<1.第一实施方式>
[0042](1.1.配置实例)
[0043]参照图1和图2，将描述根据本公开的第一实施方式的半导体单元的配置实例。图1是示出根据本实施方式的半导体单元100的配置的垂直截面图。图2是示出根据本实施方式的半导体单元100的配置的俯视图。
[0044]如图1和图2所示，根据本实施例的半导体单元100包含基板110、缓冲层120、沟道层130、势垒层140、栅极电极170、源极电极150S、漏极电极150D、绝缘层160和材料层180。半导体单元100是HFET，其中沟道是通过沟道层130和势垒层140的极化在沟道层130和势垒层140的异质结界面处生成的二维电子气2DEG。
[0045]应注意，虽然未示出，栅极电极170、源极电极150S和漏极电极150D各自可经由设置在每个电极的上部的触点电耦接至配线层。
[0046]基板110是包含半导体材料的基板。具体地，基板110可以是由III
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V族化合物半导体配置本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种半导体单元，包含：势垒层，包含第一化合物半导体；沟道层，包含第二化合物半导体，并且所述沟道层在第一面处结合至所述势垒层；绝缘层，设置在所述势垒层的与所述第一面相反侧的第二面上，并且所述绝缘层具有暴露所述势垒层的开口部；栅极电极，设置为掩埋所述开口部；源极电极和漏极电极，设置于夹着所述栅极电极的两侧的所述势垒层的所述第二面上；以及材料层，包含金属材料或半导体材料，并且所述材料层设置为与栅极电极和漏极电极之间的所述势垒层的所述第二面接触。2.根据权利要求1所述的半导体单元，其中，所述材料层包含金属材料。3.根据权利要求2所述的半导体单元，其中，所述材料层包含过渡金属材料作为所述金属材料。4.根据权利要求3所述的半导体单元，其中，所述材料层包含Ti作为所述过渡金属材料。5.根据权利要求1所述的半导体单元，其中，所述材料层被设置为与所述栅极电极的电位不同。6.根据权利要求5所述的半导体单元，其中，所述材料层处于浮置状态。7.根据权利要求5所述的半导体单元，其中，所述材料层经由电阻部电耦接至所述源极电极或者所述漏极电极。8.根据权利要求1所述的半导体单元，其中，所述材料层经由电阻部电耦接至所述栅极电极。9.根据权利要求1所述的半导体单元，其中，所述材料层包含与所述源极电极或所述漏极电极中包含的导电材料相同的导电材料。10.根据权利要求1所述的半导体单元，其中，所述材料层与所述开口部之间的距离小于或等于0.2...
【专利技术属性】
技术研发人员：竹内克彦，
申请(专利权)人：索尼半导体解决方案公司，
类型：发明
国别省市：
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