时钟电路、芯片、主板和计算机设备制造技术

本申请实施例提供了一种时钟电路、芯片、主板和计算机设备，该时钟电路包括：所述USB模块的第一片外时钟输入端包括互联的至少两个第一端口；任一所述第一端口连接第一参考时钟信号；所述USB模块，用于基于所述第一参考时钟信号，输出第一时钟信号至所述SATA模块的内部时钟输入端和所述PRG的内部时钟输入端；所述PRG，用于基于所述第一时钟信号，输出第二时钟信号至所述PCIE模块。因此，可以减小对输入参考时钟的数量需求，从而减小板级所需提供的时钟数量，主板的设计复杂度，最终较小成本。最终较小成本。最终较小成本。

【技术实现步骤摘要】
时钟电路、芯片、主板和计算机设备


[0001]本申请涉及芯片时钟
，特别是涉及一种时钟电路、芯片、主板和计算机设备。

技术介绍

[0002]随着集成电路工艺的发展，越来越多的输入输出(Input Output，IO)接口被集成到一个芯片中。被集成到一个芯片中的IO接口既包含高速接口，也包含低速外围接口。这些IO接口对参考时钟的要求都不尽相同，因此，片上系统(System on chip，SOC)芯片或桥片需要参考时钟的输入，以控制SOC芯片或桥片内部各个部件的动作时序。
[0003]目前，时钟电路中的通用串行总线物理层(Universal Serial Bus，USB)物理层PHY需要四路12MHz晶体振荡器，导致对输入参考时钟的数量需求较高，进一步导致板级所需提供的时钟数量的增大，主板的设计复杂度较高，成本较高。

技术实现思路

[0004]鉴于上述问题，提出了本申请实施例以便提供一种克服上述问题解决上述问题的一种时钟电路，以减小对输入参考时钟的数量需求，从而减小板级所需提供的时钟数量，主板的设计复杂度，最终降低成本。
[0005]为了解决上述问题，第一方面，本申请实施例公开了一种时钟电路，包括：USB模块、SATA模块、PRG、PCIE模块；所述USB模块的第一片外时钟输入端包括互联的至少两个第一端口；任一所述第一端口接收第一参考时钟信号；所述USB模块，用于基于所述第一参考时钟信号，输出第一时钟信号至所述SATA模块的内部时钟输入端和所述PRG的内部时钟输入端；
[0006]所述PRG，用于基于所述第一时钟信号，输出第二时钟信号至所述PCIE模块。
[0007]可选地，所述时钟电路还包括：HT模块、总线控制器、复用器和分频器；所述HT模块的第二片外时钟输入端和第三片外时钟输入端分别对应连接第二参考时钟信号和第三参考时钟信号；
[0008]所述HT模块，用于基于所述第一参考时钟信号和/或基于所述第二参考时钟信号，输出第三时钟信号至所述复用器的片内时钟输入端；
[0009]所述第二参考时钟信号接收所述复用器的片外时钟输入端；所述复用器的输出端连接所述分频器；所述复用器，用于基于所述第三时钟信号和/或所述第二参考时钟信号，输出第四时钟信号至所述分频器的输入端；
[0010]所述分频器的输出端连接所述总线控制器；所述分频器，用于对所述第四时钟信号进行分频，输出第五时钟信号至所述总线控制器。
[0011]可选地，所述时钟电路还包括GNET模块、至少两个锁相环和其它片上模块或控制器；所述GNET模块连接所述USB模块；所述复用器输出端连接所述至少两个锁相环；
[0012]所述USB模块，还用于输出所述第一时钟信号至所述GNET模块的时钟信号输入端；
[0013]所述复用器，还用于输出所述第二时钟信号至所述至少两个锁相环；
[0014]每一所述锁相环，用于基于输入的所述第二时钟信号生成不同频段的时钟信号至对应的其它片上模块或控制器。
[0015]可选地，所述总线控制器，用于向片外输出与片外的待连接设备中的总线控制器对应的同步时钟。
[0016]可选地，所述PRG，还用于向片外输出至少两个第六时钟信号；每一所述第六时钟信号与片外的待连接设备中的PCIE模块对应的时钟信号同步。
[0017]可选地，所述SATA模块的第三片外时钟输入端包括互联的至少两个第二端口；所述SATA模块，还用于从任一所述第二端口接收输入的第四参考时钟信号。
[0018]可选地，所述PRG包括第四外部时钟输入端，所述PRG，还用于基于从所述第四外部时钟输入端输入的第五参考时钟信号，输出所述第二时钟信号至所述PCIE模块。
[0019]第二方面，本申请实施例还公开了一种芯片，包括本申请实施例中第一方面所述的时钟电路。
[0020]第三方面，本申请实施例又提供了一种主板，包括本申请实施例第二方面所述的芯片。
[0021]第四方面，本申请实施例另外提供了一种计算机设备，包括本申请实施例第三方面所述的控制主板。
[0022]本申请实施例包括以下优点：
[0023]本申请实施例中，USB模块的任一第一端口连接第三参考时钟信号，由于至少两个第一端口之间是相互连接的关系，在其中一个端口连接第一参考时钟信号的情况下，每一第一端口均连接第一参考时钟信号。因此，USB模块仅需要一路外部参考时钟信号即可实现多个端口均实现参考时钟信号的输入，而无需四路或更多路来实现多个参考时钟信号的输入，如此，降低了对输入参考时钟信号的数量需求较高，进一步降低板级所需提供的时钟数量和主板的设计复杂度，最终降低成本。
附图说明
[0024]图1是相关技术中一种时钟电路的组成机构示意图；
[0025]图2是本申请实施例提供的一种时钟电路的组成结构示意图；
[0026]图3为本申请实施例提供的其它一种时钟电路的组成结构示意图；
[0027]图4是本申请实施例提供的另外一种时钟系路的组成结构示意图。
具体实施方式
[0028]为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。
[0029]目前，被集成到一个芯片中的IO接口既包含高速的外围组件互联快件(Peripheral Component Interconnect Express，PCIE)、SATA、USB、网口的I/O接口，也包括低速接口如总线控制器(Low Pin Count，LPC)、串行外设接口(Serial Peripheral Interface,SPI)、通用输入输出(General Purpose Input Output，GPIO)、通用异步收发传输器(Universal Asynchronous Receiver/Transmitter，UART)、集成电路总线(Inter
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Integrated Circuit，I2C)的I/O接口等。这些IO接口对参考时钟的要求都不尽相同，这为SOC芯片或桥片的设计提出了更高要求。
[0030]一方面，SOC芯片或桥片本身需要参考时钟输入，为了减小芯片成本以及增加芯片的易用性，需要减少输入参考时钟的数量。
[0031]另一方面，为了简化主板设计，降低整个系统的成本，提高系统性能，一些标准的接口都定义了时钟频率和个数要求，为了对这些标准接口进行支持，需要SOC芯片或桥片输出满足协议规定的时钟信号。
[0032]图1为相关技术中一种时钟电路的组成结构示意图，如图1所示，该时钟电路包括：5个锁相环(Phase Locked Loop，PLL)和4个时钟分频器，用于产生芯片内部需要的各个时钟信号。
[0033]其中，每个PLL最多可以提供3个时钟输出信号。该5个PLL分别为PLL_0 100至PLL_4 104；其用途分别为：
[0034]PLL_0 100为一个设备的PLL，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟电路，其特征在于，包括：USB模块、SATA模块、PRG、PCIE模块；所述USB模块的第一片外时钟输入端包括互联的至少两个第一端口；任一所述第一端口接收第一参考时钟信号；所述USB模块，用于基于所述第一参考时钟信号，输出第一时钟信号至所述SATA模块的内部时钟输入端和所述PRG的内部时钟输入端；所述PRG，用于基于所述第一时钟信号，输出第二时钟信号至所述PCIE模块。2.根据权利要求1所述的时钟电路，其特征在于，所述时钟电路还包括：HT模块、总线控制器、复用器和分频器；所述HT模块的第二片外时钟输入端和第三片外时钟输入端分别对应接收第二参考时钟信号和第三参考时钟信号；所述HT模块，用于基于所述第二参考时钟信号和/或基于所述第三参考时钟信号，输出第三时钟信号至所述复用器的片内时钟输入端；所述第二参考时钟信号连接所述复用器的片外时钟输入端；所述复用器的输出端连接所述分频器；所述复用器，用于基于所述第三时钟信号和/或所述第二参考时钟信号，输出第四时钟信号至所述分频器的输入端；所述分频器的输出端连接所述总线控制器；所述分频器，用于对所述第四时钟信号进行分频，输出第五时钟信号至所述总线控制器。3.根据权利要求2所述的时钟电路，其特征在于，所述时钟电路还包括GNET模块、至少两个锁相环和其它片上模块或控制器；所述GNET模块连接所述USB模块；所...

【专利技术属性】
技术研发人员：黄帅，
申请(专利权)人：龙芯中科技术股份有限公司，
类型：新型
国别省市：