栅极驱动电路及显示面板制造技术

本申请公开了一种栅极驱动电路及显示面板，该栅极驱动电路包括多个级联的栅极驱动单元，每个栅极驱动单元包括上拉控制模块、反相模块以及反馈模块，通过上拉控制模块步进式抬升上拉节点的电位，可以在上拉节点的电位较低时就通过反相模块控制反馈模块关断，改善了上拉节点经反馈模块进行漏电的现象。拉节点经反馈模块进行漏电的现象。拉节点经反馈模块进行漏电的现象。

【技术实现步骤摘要】
栅极驱动电路及显示面板


[0001]本申请涉及显示
，具体涉及一种栅极驱动电路及显示面板。

技术介绍

[0002]在栅极驱动电路的各栅极驱动单元中，通常通过上拉控制模块来抬高上拉节点的电位，但是由于上拉控制模块的输出电位通常是恒定的，这样上拉节点的电位抬升速度较快，导致该上拉节点漏电。

技术实现思路

[0003]本申请提供一种栅极驱动电路及显示面板，以缓解上拉节点漏电的技术问题。
[0004]第一方面，本申请提供一种栅极驱动电路，该栅极驱动电路包括多个级联的栅极驱动单元，每个栅极驱动单元包括上拉控制模块、反相模块以及反馈模块，上拉控制模块的输出端与上拉节点连接，用于步进式抬升上拉节点的电位；反相模块的输入端与上拉节点连接，用于响应于上拉节点的电位抬升而输出防漏电控制信号；反馈模块的控制端与反相模块的输出端连接，反馈模块的一端与上拉节点连接，反馈模块的另一端与第一低电位线连接，用于响应于防漏电控制信号而减小上拉节点至第一低电位线的漏电。
[0005]在其中一些实施方式中，上拉节点用于提供上拉控制信号，上拉控制信号包括至少一个阶梯脉冲，每个阶梯脉冲包括前后接续的第一电位脉冲和第二电位脉冲，第一电位脉冲的电位低于第二电位脉冲的电位。
[0006]在其中一些实施方式中，每个阶梯脉冲还包括接续于第二电位脉冲之后的第三电位脉冲，第二电位脉冲的电位低于第三电位脉冲的电位。
[0007]在其中一些实施方式中，上拉控制模块包括上拉控制晶体管，上拉控制晶体管的源极/漏极中的一个与第J级扫描线连接，上拉控制晶体管的栅极与第J级级联线连接，上拉控制晶体管的源极/漏极中的另一个与上拉节点连接；其中，第J级扫描线用于传输具有前削角的第J级扫描信号，第J级级联线用于传输具有前削角的第J级级联信号。
[0008]在其中一些实施方式中，栅极驱动单元还包括上拉晶体管和级联晶体管，上拉晶体管的源极/漏极中的一个与第N级时钟线连接，上拉晶体管的栅极与上拉节点连接，上拉晶体管的源极/漏极中的另一个与第N级扫描线连接；级联晶体管的源极/漏极中的一个与第N级时钟线连接，级联晶体管的栅极与上拉节点连接，级联晶体管的源极/漏极中的另一个与第N级级联线连接；其中，第N级时钟线用于传输具有前削角的第N级时钟信号；第N级扫描线用于传输具有前削角的第N级扫描信号，第N级扫描信号的波形与第J级扫描信号的波形相同且第N级扫描信号的相位滞后于与第J级扫描信号的相位；第N级级联信号的波形与第J级级联信号的波形相同且第N级级联信号的相位滞后于与第J级级联信号的相位。
[0009]在其中一些实施方式中，前削角的起始时刻在时序上与第N级时钟信号的上升沿起始时刻相同，前削角的持续时间与第N级时钟信号的脉冲持续时间之比大于或者等于1/4且小于或者等于1/3。
[0010]在其中一些实施方式中，前削角的电位与第N级时钟信号的脉冲幅值之比大于或者等于1/3且小于或者等于2/3。
[0011]在其中一些实施方式中，前削角的电位与第N级时钟信号的脉冲幅值之比为1/2。
[0012]在其中一些实施方式中，反相模块包括第一反相子模块，第一反相子模块包括第一晶体管、第二晶体管、第三晶体管以及第四晶体管，第一晶体管的源极/漏极中的一个与第一低频控制线、第二晶体管的源极/漏极中的一个以及第一晶体管的栅极连接，第一晶体管的源极/漏极中的另一个与第二晶体管的栅极、第三晶体管的源极/漏极中的一个连接，第二晶体管的源极/漏极中的另一个与第四晶体管的源极/漏极中的一个连接，第三晶体管的栅极与上拉节点、第四晶体管的栅极连接，第一低电位线与第三晶体管的源极/漏极中的另一个、第四晶体管的源极/漏极中的另一个连接；反馈模块包括第一反馈晶体管，第一反馈晶体管的源极/漏极中的一个与上拉节点连接，第一反馈晶体管的栅极与第二晶体管的源极/漏极中的另一个、第四晶体管的源极/漏极中的一个连接，第一反馈晶体管的源极/漏极中的另一个与第一低电位线连接。
[0013]在其中一些实施方式中，反相模块还包括第二反相子模块，第二反相子模块包括第五晶体管、第六晶体管、第七晶体管以及第八晶体管，第五晶体管的源极/漏极中的一个与第二低频控制线、第六晶体管的源极/漏极中的一个以及第五晶体管的栅极连接，第五晶体管的源极/漏极中的另一个与第六晶体管的栅极、第七晶体管的源极/漏极中的一个连接，第六晶体管的源极/漏极中的另一个与第八晶体管的源极/漏极中的一个连接，第七晶体管的栅极与上拉节点、第八晶体管的栅极连接，第一低电位线与第七晶体管的源极/漏极中的另一个、第八晶体管的源极/漏极中的另一个连接；反馈模块包括第二反馈晶体管，第二反馈晶体管的源极/漏极中的一个与上拉节点连接，第二反馈晶体管的栅极与第六晶体管的源极/漏极中的另一个、第八晶体管的源极/漏极中的一个连接，第二反馈晶体管的源极/漏极中的另一个与第一低电位线连接。
[0014]第二方面，本申请提供一种栅极驱动电路，该栅极驱动电路包括多个级联的栅极驱动单元，每个栅极驱动单元包括上拉控制晶体管、第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第一反馈晶体管，上拉控制晶体管的源极/漏极中的一个与第J级扫描线连接，上拉控制晶体管的栅极与第J级级联线连接，上拉控制晶体管的源极/漏极中的另一个与上拉节点连接；第一晶体管的源极/漏极中的一个与第一低频控制线、第一晶体管的栅极连接；第二晶体管的源极/漏极中的一个与第一晶体管的源极/漏极中的一个连接，第二晶体管的栅极与第一晶体管的源极/漏极中的另一个连接；第三晶体管的源极/漏极中的一个与第一晶体管的源极/漏极中的另一个连接，第三晶体管的栅极与上拉节点连接，第三晶体管的源极/漏极中的另一个与第一低电位线连接；第四晶体管的源极/漏极中的一个与第二晶体管的源极/漏极中的另一个连接，第四晶体管的栅极与上拉节点连接，第四晶体管的源极/漏极中的另一个与第一低电位线连接；第一反馈晶体管的源极/漏极中的一个与上拉节点连接，第一反馈晶体管的栅极与第二晶体管的源极/漏极中的另一个、第四晶体管的源极/漏极中的一个连接，第一反馈晶体管的源极/漏极中的另一个与第一低电位线连接；其中，第J级扫描线用于传输具有前削角的第J级扫描信号，第J级级联线用于传输具有前削角的第J级级联信号。
[0015]在其中一些实施方式中，栅极驱动单元还包括第五晶体管、第六晶体管、第七晶体
管、第八晶体管以及第二反馈晶体管，第五晶体管的源极/漏极中的一个与第二低频控制线、第五晶体管的栅极连接；第六晶体管的源极/漏极中的一个与第五晶体管的源极/漏极中的一个连接，第六晶体管的栅极与第五晶体管的源极/漏极中的另一个连接；第七晶体管的源极/漏极中的一个与第五晶体管的源极/漏极中的另一个连接，第七晶体管的栅极与上拉节点连接，第七晶体管的源极/漏极中的另一个与第一低电位线连接；第八晶体管的源极/漏极中的一个与第六晶体管的源极/漏极中的另一个连接，第八晶体管的栅极与上拉节点连接，第八晶体管的源极/漏极中的另一个与第一低电位线连接；第二反馈晶体管的源极/本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多个级联的栅极驱动单元，每个所述栅极驱动单元包括：上拉控制模块，所述上拉控制模块的输出端与上拉节点连接，用于步进式抬升所述上拉节点的电位；反相模块，所述反相模块的输入端与所述上拉节点连接，用于响应于所述上拉节点的电位抬升而输出防漏电控制信号；以及反馈模块，所述反馈模块的控制端与所述反相模块的输出端连接，所述反馈模块的一端与所述上拉节点连接，所述反馈模块的另一端与第一低电位线连接，用于响应于所述防漏电控制信号而减小所述上拉节点至所述第一低电位线的漏电。2.根据权利要求1所述的栅极驱动电路，其特征在于，所述上拉节点用于提供上拉控制信号，所述上拉控制信号包括至少一个阶梯脉冲，每个所述阶梯脉冲包括前后接续的第一电位脉冲和第二电位脉冲，所述第一电位脉冲的电位低于所述第二电位脉冲的电位。3.根据权利要求2所述的栅极驱动电路，其特征在于，每个所述阶梯脉冲还包括接续于所述第二电位脉冲之后的第三电位脉冲，所述第二电位脉冲的电位低于所述第三电位脉冲的电位。4.根据权利要求1所述的栅极驱动电路，其特征在于，所述上拉控制模块包括上拉控制晶体管，所述上拉控制晶体管的源极/漏极中的一个与第J级扫描线连接，所述上拉控制晶体管的栅极与第J级级联线连接，所述上拉控制晶体管的源极/漏极中的另一个与所述上拉节点连接；其中，所述第J级扫描线用于传输具有前削角的第J级扫描信号，所述第J级级联线用于传输具有前削角的第J级级联信号。5.根据权利要求4所述的栅极驱动电路，其特征在于，所述栅极驱动单元还包括：上拉晶体管，所述上拉晶体管的源极/漏极中的一个与第N级时钟线连接，所述上拉晶体管的栅极与所述上拉节点连接，所述上拉晶体管的源极/漏极中的另一个与第N级扫描线连接；和级联晶体管，所述级联晶体管的源极/漏极中的一个与所述第N级时钟线连接，所述级联晶体管的栅极与所述上拉节点连接，所述级联晶体管的源极/漏极中的另一个与第N级级联线连接；其中，所述第N级时钟线用于传输具有前削角的第N级时钟信号；所述第N级扫描线用于传输具有前削角的第N级扫描信号，所述第N级扫描信号的波形与所述第J级扫描信号的波形相同且所述第N级扫描信号的相位滞后于与所述第J级扫描信号的相位；所述第N级级联信号的波形与所述第J级级联信号的波形相同且所述第N级级联信号的相位滞后于与所述第J级级联信号的相位。6.根据权利要求5所述的栅极驱动电路，其特征在于，所述前削角的起始时刻在时序上与所述第N级时钟信号的上升沿起始时刻相同，所述前削角的持续时间与所述第N级时钟信号的脉冲持续时间之比大于或者等于1/4且小于或者等于1/3。7.根据权利要求5所述的栅极驱动电路，其特征在于，所述前削角的电位与所述第N级时钟信号的脉冲幅值之比大于或者等于1/3且小于或者等于2/3。8.根据权利要求7所述的栅极驱动电路，其特征在于，所述前削角的电位与所述第N级
时钟信号的脉冲幅值之比为1/2。9.根据权利要求1
‑
8任一项所述的栅极驱动电路，其特征在于，所述反相模块包括第一反相子模块，所述第一反相子模块包括第一晶体管、第二晶体管、第三晶体管以及第四晶体管，所述第一晶体管的源极/漏极中的一个与第一低频控制线、所述第二晶体管的源极/漏极中的一个以及所述第一晶体管的栅极连接，所述第一晶体管的源极/漏极中的另一个与所述第二晶体管的栅极、所述第三晶体管的源极/漏极中的一个连接，所述第二晶体管的源极/漏极中的另一个与所述第四晶体管的源极/漏极中的一个连接，所述第三晶体管的栅极与所述上拉节点、所述第四晶体管的栅极连接，所述第一低电位线与所述第三晶体管的源极/漏极中的另一个、所述第四晶体管的源极/漏极中的另一个连接；所述反馈模块包括第一反馈晶体管，所述第一反馈晶体管的源极/漏极中的一个与所述上拉节点连接，所述第一反馈晶体管的栅极与所述第二晶体管的源极/漏极中的另一个、所述第四晶体管的源极/漏极中的一个连接，所述第一反馈晶体管的源极/漏极中的另一个与所述第一低电位线连接。10.根据权利要求9所述的栅极驱动电路，其特征在于，所述反相模块还包括第二反相子模块，所述第二反相子模块包括第五晶体管、第六晶体管、第七晶体管以及第八晶体管，所述第五晶体管的源极/漏极中的一个与第二低频控制线、所述第六晶体管的源极/漏极中的一个以及所述第五晶体管的栅极连接，所述第五晶体管...

【专利技术属性】
技术研发人员：史文博，
申请(专利权)人：TCL华星光电技术有限公司，
类型：发明
国别省市：