半导体器件和包括半导体器件的电子系统技术方案

提供了一种半导体器件。该半导体器件可以包括：外围电路结构；存储单元块，布置在外围电路结构上并包括串，该串中的每一个包括串联连接并且在竖直方向上堆叠的下选择晶体管、存储单元晶体管和上选择晶体管；以及位线，在存储单元块上。位线可以包括与串中的第一串至第三串电连接的第一位线。第一串至第三串的下选择晶体管分别包括第一下选择栅电极至第三下选择栅电极。第二下选择栅电极可以布置在与第一下选择栅电极不同的竖直层级处，而第三下选择栅电极可以布置在与第一下选择栅电极相同的竖直层级处。竖直层级处。竖直层级处。

【技术实现步骤摘要】
半导体器件和包括半导体器件的电子系统
[0001]相关申请的交叉引用
[0002]本申请基于并要求于2021年7月20日向韩国知识产权局提交的韩国专利申请No.10
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2021
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0095154的优先权，该申请的公开通过全文引用并入本文。


[0003]本专利技术构思涉及一种半导体器件以及包括该半导体器件的电子系统，并且更具体地，涉及一种具有竖直沟道的半导体器件以及包括该半导体器件的电子系统。

技术介绍

[0004]在需要数据存储的电子系统中，能够存储大容量数据的半导体器件可以是有益的。因此，正在研究一种增加半导体器件的数据存储容量的方法。例如，作为增加半导体器件的数据存储容量的方法之一，已经提出了包括三维布置的存储单元而不是二维布置的存储单元的半导体器件。

技术实现思路

[0005]本专利技术构思提供一种能够减少/防止沟道孔形成工艺中的缺陷的半导体器件。
[0006]本专利技术构思还提供了一种包括该半导体器件的电子系统。
[0007]根据本专利技术构思的一些实施例，提供了一种半导体器件，该半导体器件包括：外围电路结构；存储单元块，布置在外围电路结构上并且包括多个串，每个串包括下选择晶体管、存储单元晶体管和上选择晶体管，并且下选择晶体管、存储单元晶体管和上选择晶体管串联连接并且在竖直方向上堆叠；以及位线，在存储单元块上，所述位线包括与多个串中的第一串、第二串和第三串电连接的第一位线，其中第一串的下选择晶体管包括第一下选择栅电极，其中第二串的下选择晶体管包括第二下选择栅电极，该第二下选择栅电极布置在与第一下选择栅不同的竖直层级处并且与第一下选择栅电极电分离(例如，电隔离)，以及其中第三串的下选择晶体管包括第三下选择栅电极，该第三下选择栅电极布置在与第一下选择栅电极相同的竖直层级处并且与第一下选择栅电极和第二下选择栅电极电分离(例如，电隔离)。在一些实施例中，第二下选择栅电极的下表面可以在与第一下选择栅电极的下表面不同的竖直层级处，而第三下选择栅电极的下表面可以在与第一下选择栅电极的下表面相同的竖直层级处。
[0008]根据本专利技术构思的一些实施例，提供了一种半导体器件，该半导体器件包括：外围电路结构；多个栅电极，在外围电路结构上沿竖直方向彼此间隔开；第一堆叠分离绝缘层和第二堆叠分离绝缘层，分别布置在多个栅电极的相对侧上并且沿第一水平方向延伸；多个沟道结构，沿竖直方向延伸通过多个栅电极；以及位线，与多个栅电极上的多个沟道结构电连接，其中多个沟道结构包括与位线中的第一位线连接(例如，电连接)的第一沟道结构、第二沟道结构和第三沟道结构，以及其中多个栅电极包括：第一下选择栅电极，围绕第一沟道结构的侧壁的第一下部；第二下选择栅电极，围绕第二沟道结构的侧壁的第一下部并且布
置在比第一下选择栅电极高的竖直层级处；第三下选择栅电极，围绕第三沟道结构的侧壁的第一下部并且布置在与第一下选择栅电极相同的竖直层级处；多条字线，布置在第一下选择栅电极至第三下选择栅电极上，每条字线围绕第一沟道结构至第三沟道结构的侧壁的中间部分；以及上选择栅电极，围绕多条字线上的第一沟道结构至第三沟道结构的侧壁的上部。在一些实施例中，第二下选择栅电极的下表面可以在比第一下选择栅电极的下表面高的竖直层级处，而第三下选择栅电极的下表面可以在与第一下选择栅电极的下表面相同的竖直层级处。
[0009]根据本专利技术构思的一些实施例，提供了一种电子系统，包括：主板；半导体器件，在主板上；以及控制器，与主板上的半导体器件电连接，其中半导体器件包括：外围电路结构；存储单元块，布置在外围电路结构上并且包括多个串，每个串包括下选择晶体管、存储单元晶体管和上选择晶体管，并且下选择晶体管、存储单元晶体管和上选择晶体管串联连接并且在竖直方向上堆叠；以及位线，在存储单元块上，所述位线包括与多个串中的第一串、第二串和第三串电连接的第一位线，其中第一串的下选择晶体管包括第一下选择栅电极，其中第二串的下选择晶体管包括第二下选择栅电极，该第二下选择栅电极布置在与第一下选择栅不同的竖直层级处并且与第一下选择栅电极电分离(例如，电隔离)，以及其中第三串的下选择晶体管包括第三下选择栅电极，该第三下选择栅电极布置在与第一下选择栅电极相同的竖直层级处并且与第一下选择栅电极和第二下选择栅电极电分离(例如，电隔离)。在一些实施例中，第二下选择栅电极的下表面可以在与第一下选择栅电极的下表面不同的竖直层级处，而第三下选择栅电极的下表面可以在与第一下选择栅电极的下表面相同的竖直层级处。
附图说明
[0010]根据以下结合附图进行的详细描述，将更清楚地理解本专利技术构思的实施例，在附图中：
[0011]图1是根据示例实施例的半导体器件的框图；
[0012]图2是根据示例实施例的半导体器件的透视图；
[0013]图3是根据示例实施例的图2的半导体器件的平面图；
[0014]图4是根据示例实施例的沿图3的线A1
‑
A1
′
和线A2
‑
A2
′
截取的截面图；
[0015]图5是根据示例实施例的图3的区域CX1的放大图；
[0016]图6是根据示例实施例的图4的第一竖直层级LV1处的水平截面图；
[0017]图7是根据示例实施例的图4的第二竖直层级LV2处的水平截面图；
[0018]图8是图4的区域CX2的放大图；
[0019]图9是示出了半导体器件的每个块的等效电路图；
[0020]图10是示出了半导体器件的初始擦除操作的示意图；
[0021]图11是示出了第一上选择晶体管的阈值电压设置操作的示意图；
[0022]图12是示出了第二上选择晶体管的阈值电压设置操作的示意图；
[0023]图13是示出了第三上选择晶体管的阈值电压设置操作的示意图；
[0024]图14是示出了半导体器件的存储单元晶体管的读操作的示意图；
[0025]图15是示出了半导体器件的存储单元晶体管的擦除操作的示意图；
[0026]图16是示出了半导体器件的存储单元晶体管的编程操作的示意图；
[0027]图17是示出了根据示例实施例的半导体器件的截面图；
[0028]图18是示出了根据示例实施例的半导体器件的截面图；
[0029]图19是示出了根据示例实施例的半导体器件的截面图；
[0030]图20是根据示例实施例的图19的第一竖直层级LV1处的水平截面图；
[0031]图21是根据示例实施例的图19的第二竖直层级LV2处的水平截面图；
[0032]图22是根据示例实施例的半导体器件图的截面图；
[0033]图23是根据示例实施例的图22的第三竖直层级LV3处的水平截面图；
[0034]图24是根据示例实施例的图22的第四竖直层级LV4处的水平截面图；
[0035]图25是示出了半导体器件的存储单元块的等效电路图；
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【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：外围电路结构；存储单元块，在所述外围电路结构上并且包括多个串，所述多个串中的每一个包括下选择晶体管、存储单元晶体管和上选择晶体管，并且所述下选择晶体管、所述存储单元晶体管和所述上选择晶体管串联连接并且在竖直方向上堆叠；以及多条位线，在所述存储单元块上，所述多条位线包括与所述多个串中的第一串、第二串和第三串电连接的第一位线，其中，所述第一串的下选择晶体管包括第一下选择栅电极，其中，所述第二串的下选择晶体管包括第二下选择栅电极，所述第二下选择栅电极包括位于与所述第一下选择栅电极的下表面不同的竖直层级处的下表面，并且所述第二下选择栅电极与所述第一下选择栅电极电隔离，以及其中，所述第三串的下选择晶体管包括第三下选择栅电极，所述第三下选择栅电极包括位于与所述第一下选择栅电极的下表面相同的竖直层级处的下表面，并且所述第三下选择栅电极与所述第一下选择栅电极和所述第二下选择栅电极电隔离。2.根据权利要求1所述的半导体器件，其中，所述上选择晶体管包括：第一上选择晶体管；第二上选择晶体管，在所述第一上选择晶体管与所述存储单元晶体管之间；以及第三上选择晶体管，在所述第二上选择晶体管与所述存储单元晶体管之间，其中，所述半导体器件还包括上选择栅电极，所述上选择栅电极是所述第一串的第一上选择晶体管、所述第二串的第一上选择晶体管、以及所述第三串的第一上选择晶体管的公共栅电极。3.根据权利要求2所述的半导体器件，其中，所述第一串的第一上选择晶体管、所述第二串的第二上选择晶体管、以及所述第三串的第三上选择晶体管具有第一阈值电压，其中，所述第二串和所述第三串的第一上选择晶体管、所述第一串和所述第三串的第二上选择晶体管、以及所述第一串和所述第二串的第三上选择晶体管具有第二阈值电压，以及其中，所述第二阈值电压大于所述第一阈值电压。4.根据权利要求3所述的半导体器件，其中，所述第一阈值电压具有负值，以及其中，所述第二阈值电压具有正值。5.根据权利要求1所述的半导体器件，还包括：第一堆叠分离绝缘层和第二堆叠分离绝缘层，分别在所述外围电路结构上的存储单元块的相对侧上，并沿第一水平方向延伸；以及第一上绝缘分离层和第二上绝缘分离层，在所述第二下选择栅电极的相对侧上，其中，所述第一上绝缘分离层与所述第一堆叠分离绝缘层接触，以及其中，所述第二上绝缘分离层与所述第二堆叠分离绝缘层接触。6.根据权利要求5所述的半导体器件，其中，所述多个串还包括：第四串，在所述第一串与所述第二串之间；第五串，在所述第二串与所述第三串之间；以及第六串，在所述第三串与所述第二堆叠分离绝缘层之间，
其中，所述多条位线还包括第二位线，所述第二位线与所述第一位线相邻并且与所述第四串、所述第五串和所述第六串电连接。7.根据权利要求6所述的半导体器件，其中，所述第一下选择栅电极是所述第四串的下选择晶体管和所述第一串的下选择晶体管的公共栅电极，其中，所述第二下选择栅电极是所述第五串的下选择晶体管和所述第二串的下选择晶体管的公共栅电极，以及其中，所述第三下选择栅电极是所述第六串的下选择晶体管和所述第三串的下选择晶体管的公共栅电极。8.根据权利要求1所述的半导体器件，其中，所述多个串中的每一个还包括：下公共选择晶体管，在所述存储单元晶体管与所述外围电路结构之间并且与所述下选择晶体管串联连接；以及上公共选择晶体管，在所述存储单元晶体管与所述多条位线之间并且与所述上选择晶体管串联连接。9.根据权利要求1所述的半导体器件，其中，所述多个串还包括第七串，所述第七串与所述第三串相邻并且与所述第一位线电连接，以及其中，所述第七串的下选择晶体管包括第四下选择栅电极，所述第四下选择栅电极包括位于与所述第二下选择栅电极的下表面相同的竖直层级处的下表面，并且所述第四下选择栅电极与所述第一下选择栅电极至所述第三下选择栅电极电隔离。10.根据权利要求9所述的半导体器件，还包括上绝缘分离层，所述上绝缘分离层在所述第二下选择栅电极与所述第四下选择栅电极之间并且包括与所述第二下选择栅电极和所述第四下选择栅电极的上表面共面的上表面。11.一种半导体器件，包括：外围电路结构；多个栅电极，在所述外围电路结构上沿竖直方向彼此间隔开；第一堆叠分离绝缘层和第二堆叠分离绝缘层，分别在所述多个栅电极的相对侧上并且沿第一水平方向延伸；多个沟道结构，沿所述竖直方向延伸通过所述多个栅电极；以及多条位线，在所述多个...

【专利技术属性】
技术研发人员：李载德，金注男，朴世准，李来泳，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：