基于QC-LDPC硬判决译码算法的多路并行电路及其实现方法技术

本发明专利技术提供了一种基于QC

【技术实现步骤摘要】
基于QC
‑
LDPC硬判决译码算法的多路并行电路及其实现方法


[0001]本专利技术涉及译码技术，具体涉及一种基于QC
‑
LDPC硬判决译码算法的多路并行电路及其实现方法。

技术介绍

[0002]低密度奇偶校验码LPDC是一种特殊的线性分组码，其因为有灵活可变的码率和逼近香农极限的性能而作为一种优秀的信道编码方案。设QC
‑
LPDC的码字长度为n,信码长度为k，则该码组可以表示为LPDC(n,k)，校验位长度为n
‑
k。硬判决译码是将接收信息判决为0、1后再进行译码，硬判决GDBF算法提出了目标方程的概念，将一个简单的梯度下降算法应用于GDBF译码算法，在每次迭代中使用翻转方程决定要翻转的比特的位置。
[0003]随着现代通信技术和专用集成电路设计的快速发展，在数据高速传输的情况下如何降低误码率成为目前重要的研究方向。大量实验结果表明，硬判决GDBF算法有着优良的降低误码率的能力，可以大大提升系统的可靠性，但现有基于硬判决GDBF算法的并行电路在传输速度较慢的情况下，电路的硬件资源消耗还可以被接受，但是随着传输速率的增大，其硬件资源消耗会显著提升，且电路处理速度不能满足当前高速数据的传输。

技术实现思路

[0004]本专利技术的目的在于解决现有基于硬判决GDBF算法的电路硬件资源消耗过大，且处理速度不能满足当前高速数据传输的技术问题，而提供一种基于QC
‑
LDPC硬判决译码算法的多路并行电路及其实现方法。
[0005]为了实现上述目的，本专利技术的技术解决方案为：
[0006]一种基于QC
‑
LDPC硬判决译码算法的多路并行电路，所述QC
‑
LDPC硬判决译码算法中设有二进制LDPC码的校验矩阵，其特殊之处在于，包括并行的P路硬判决电路、与P路硬判决电路输入端连接的第一转换电路以及与P路硬判决电路输出端连接的第二转换电路；
[0007]所述硬判决电路包括偏移模块、第一存储RAM、第二存储RAM、第二选择器、L个移位校验模块、计算模块、L+1个能量值存储RAM、翻转模块以及第二异或模块，其中，L的数量为校验矩阵的层数；
[0008]所述偏移模块用于存储和选择校验矩阵的列偏移量和行偏移量；移位校验模块，用于对码字进行移位并获得校验矩阵中每列值为1的位置上对应的校验子之和；计算模块用于计算码字每个比特位的能量值并对全部能量值进行编码，进而获得能量最大值；所述编码的位数为L+1位，若其中有一个1，则第L+1位为1，其余位均为0，若其中有2个1，则第L位和第L+1位为1，其余位均为0，以此类推，若其中有L+1个1，则所有位为1；翻转模块用于根据根据码字每个比特位的能量值和能量最大值比较结果确定是否翻转；
[0009]所述第一转换电路输入端用于接收输入的初始码字信息并进行串并转换，其输出端分别连接P路硬判决电路中第一存储RAM输入端，第一存储RAM两个输出端分别连接第二选择器一个输入端和第二异或模块一个输入端，用于向第二选择器和第二异或模块分别输
入初始码字信息；第二选择器输出端和偏移模块输出端分别连接L个移位校验模块的输入端，L个移位校验模块输出端和第二异或模块输出端分别连接计算模块的L+1个输入端，计算模块的一个输出端连接L+1个能量值存储RAM输入端，计算模块另一个输出端和能量值存储RAM输出端均连接翻转模块输入端，翻转模块与第二存储RAM互连，第二存储RAM的第一输出端和第二输出端分别连接第二选择器另一个输入端和第二异或模块另一个输入端，用于将翻转后的码字信息和初始码字信息进行选择或异或；P路硬判决电路的第二存储RAM的第三个输出端并行连接第二转换电路的输入端，用于将译码成功的码字信息通过第二转换电路进行串并转换后输出。
[0010]进一步地，所述计算模块包括加法模块、L+1个能量值寄存器、L+1个或模块、L+1个或门以及能量最大值寄存器；
[0011]所述加法模块用于将输入的L路校验子之和与翻转后的码字信息相加获得能量值，并对能量值进行编码；
[0012]所述L+1个能量寄存器分别用于按高低位顺序存储编码后的能量值；
[0013]加法模块的L+1个输入端分别连接L个移位校验模块的输出端和第二异或模块的输出端，加法模块的输出端分别连接L+1个能量值寄存器的输入端，L+1个能量值寄存器的一个输出端分别连接L+1个能量值存储RAM的输入端，L+1个能量值寄存器另一个输出端分别连接L+1个或模块的输入端，用于将L+1组编码后的能量值相或得到校验矩阵本块的能量最大值，L+1个或模块输出端分别连接L+1个或门的一个输入端，L+1个或门的输出端连接能量最大值寄存器的输入端，用于将最新的能量最大值输入能量最大值寄存器；能量最大值寄存器的输出端分别连接L+1个或门的另一个输入端，用于将校验矩阵本块的能量最大值和校验矩阵上一块的能量最大值进行比较得到最新的能量最大值；同时，能量最大值寄存器的输出端还连接翻转模块的输入端。
[0014]进一步地，所述移位校验模块包括第三选择器、桶式移位电路、第一异或模块以及寄存器；
[0015]第三选择器的一个输入端连接第二选择器的输出端，第三选择器的输出端连接桶式移位电路的一个输入端，桶式移位电路的另一个输入端连接偏移模块的输出端，用于根据选择的偏移量对码字信息进行移位；桶式移位电路的输出端连接第一异或模块的一个输入端，第一异或模块的输出端连接寄存器的输入端，用于将移位后产生的校验子进行存储；寄存器的输出端还连接第三选择器的另一个输入端，用于根据选择的偏移量对校验子进行移位；寄存器的另一个输出端连接第一异或模块的另一个输入端，用于将移位后的数据和上一拍的校验子异或产生新的校验子，直至对应的校验矩阵一层的所有块移位完成获得校验子之和；桶式移位电路的另一个输出端还连接加法模块的输入端。
[0016]进一步地，所述偏移模块包括第一选择器、L个第一存储ROM、以及L个第二存储ROM；
[0017]第一存储ROM用于存储校验矩阵列偏移量，第二存储ROM以及用于存储校验矩阵行偏移量；
[0018]所述第一选择器用于对校验矩阵列的偏移量或行偏移量进行选择；
[0019]所述L个第一存储ROM的输出端和L个第二存储ROM的输出端分别连接第一选择器的输入端，第一选择器的L个输出端分别连接移位校验模块的L个桶式移位电路另一个输入
端。
[0020]进一步地，所述第一存储ROM和第二存储ROM的数量均为校验矩阵的层数；
[0021]所述第一存储ROM和第二存储ROM的深度均为校验矩阵每一层的块数。
[0022]进一步地，所述P为整数，其通过以下公式确定：
[0023]P≥(T*a+B/b)/(B/b)；
[0024]其中，T为硬判决GDBF译码算法一次迭代需要的时钟周期；a为迭代次数；B为一帧码字的比特值；b为每个时钟周期发送的比特值。
[0本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于QC
‑
LDPC硬判决译码算法的多路并行电路，所述硬判决译码算法中设有二进制LDPC码的校验矩阵，其特征在于：包括并行的P路硬判决电路、与P路硬判决电路输入端连接的第一转换电路(3)以及与P路硬判决电路输出端连接的第二转换电路(4)；所述硬判决电路包括偏移模块、第一存储RAM(5)、第二存储RAM(6)、第二选择器(8)、L个移位校验模块、计算模块(13)、L+1个能量值存储RAM(14)、翻转模块(15)以及第二异或模块(16)；L的数量为校验矩阵的层数；所述偏移模块用于存储和选择校验矩阵的列偏移量和行偏移量；移位校验模块，用于对码字进行移位并获得校验矩阵中每列值为1的位置上对应的校验子之和；计算模块(13)用于计算码字每个比特位的能量值并对全部能量值进行编码，进而获得能量最大值；所述编码的位数为L+1位，若其中有一个1，则第L+1位为1，其余位均为0，若其中有2个1，则第L位和第L+1位为1，其余位均为0，以此类推，若其中有L+1个1，则所有位为1；翻转模块(15)用于根据码字每个比特位的能量值和能量最大值比较结果确定是否翻转；所述第一转换电路(3)输入端用于接收输入的初始码字信息并进行串并转换，其输出端分别连接P路硬判决电路中第一存储RAM(5)输入端，第一存储RAM(5)两个输出端分别连接第二选择器(8)一个输入端和第二异或模块(16)一个输入端；第二选择器(8)输出端和偏移模块输出端分别连接L个移位校验模块的输入端，L个移位校验模块输出端和第二异或模块(16)输出端分别连接计算模块(13)的L+1个输入端，计算模块(13)的一个输出端连接L+1个能量值存储RAM(14)输入端，其另一个输出端和能量值存储RAM(14)输出端均连接翻转模块(15)输入端，翻转模块(15)与第二存储RAM(6)互连，第二存储RAM(6)的第一输出端和第二输出端分别连接第二选择器(8)另一个输入端和第二异或模块(16)另一个输入端，用于将翻转后的码字信息和初始码字信息进行选择或异或；P路硬判决电路的第二存储RAM(6)的第三输出端并行连接第二转换电路(4)的输入端，用于将译码成功的码字信息通过第二转换电路(4)进行串并转换后输出。2.根据权利要求1一种基于QC
‑
LDPC硬判决译码算法的多路并行电路，其特征在于：所述计算模块(13)包括加法模块(131)、L+1个能量值寄存器(132)、L+1个或模块(133)、L+1个或门(134)以及能量最大值寄存器(135)；所述加法模块(131)用于将输入的L路校验子之和与翻转后的码字信息相加获得能量值，并对能量值进行编码；所述L+1个能量寄存器(132)分别用于按高低位顺序存储编码后的能量值；加法模块(131)的L+1个输入端分别连接L个移位校验模块的输出端和第二异或模块(16)的输出端，加法模块(131)的输出端分别连接L+1个能量值寄存器(132)的输入端，L+1个能量值寄存器(132)的一个输出端分别连接L+1个能量值存储RAM(14)的输入端，L+1个能量值寄存器(132)另一个输出端分别连接L+1个或模块(133)的输入端，用于将L+1组编码后的能量值相或得到校验矩阵本块的能量最大值，L+1个或模块(133)输出端分别连接L+1个或门(134)的一个输入端，L+1个或门的输出端连接能量最大值寄存器(135)的输入端，用于将最新的能量最大值输入能量最大值寄存器(135)；能量最大值寄存器(135)的输出端分别连接L+1个或门(134)的另一个输入端，用于将校验矩阵本块的能量最大值和校验矩阵上一块的能量最大值进行比较得到最新的能量最大值；同时，能量最大值寄存器(135)的输出端
还连接翻转模块(15)的输入端。3.根据权利要求2一种基于QC
‑
LDPC硬判决译码算法的多路并行电路，其特征在于：所述移位校验模块包括第三选择器(9)、桶式移位电路(10)、第一异或模块(11)以及寄存器(12)；第三选择器(9)的一个输入端连接第二选择器(8)的输出端，第三选择器(9)的输出端连接桶式移位电路(10)的一个输入端，桶式移位电路(10)的另一个输入端连接偏移模块的输出端，用于根据选择的偏移量对码字信息进行移位；桶式移位电路(10)的输出端连接第一异或模块(11)的一个输入端，第一异或模块(11)的输出端连接寄存器(12)的输入端，用于将移位后产生的校验子进行存储；寄存器(12)的输出端连接第三选择器(9)的另一个输入端，用于根据选择的偏移量对校验子进行...

【专利技术属性】
技术研发人员：张丽果，杜慧敏，曾泽沧，王心怡，白升飞，董怡，
申请(专利权)人：西安邮电大学，
类型：发明
国别省市：