一种多台阶的钳位电压可选的SiC-TVS器件及制备方法技术

本发明专利技术涉及一种多台阶的钳位电压可选的SiC

【技术实现步骤摘要】
一种多台阶的钳位电压可选的SiC
‑
TVS器件及制备方法


[0001]本专利技术属于微电子
，具体涉及一种多台阶的钳位电压可选的SiC
‑
TVS器件及制备方法。

技术介绍

[0002]在电路微型化、集成化应用较为普遍的航空航天、轨道交通、高压电网和先进武器系统等领域，一般会采用吸收功率高、响应速度快的瞬态电压抑制二极管(Transient Voltage Suppressor，TVS)作为防护型器件，避免诸如雷电、电磁脉冲(EMP)等瞬时高能量浪涌冲击造成的电子元器件及其下游电子学系统损害。当电路系统出现瞬态浪涌冲击时，并联在其两端的TVS会快速导通并吸收浪涌功率，将电路系统的端电压钳位在一个安全的预设值，实现钳位保护的功能。
[0003]相比于传统的Si半导体材料，碳化硅(SiC)材料具有禁带宽度大、临界击穿电场强、电子饱和漂移速度大以及热导率高等优势，其制备的SiC
‑
TVS器件相对于Si
‑
TVS能够表现出低漏电、快速响应以及耐高温和尺寸集约带来的强鲁棒性等潜在优点，在高温、强辐射电磁干扰等极端复杂工作环境正得到越来越多的关注。
[0004]一般电路系统的工作电压是确定的，因此其两端防护型TVS器件需要有精确的钳位电压设计值与工作电压对应，即确定的钳位因子。而当电路系统的工作电压因外部条件变化(如工作温度、频率等因素)而需要动态调整时，就需要在防护电路拓扑中加入多个TVS分别进行对标钳位。在这种非稳态情况下，额外设计和增加的防护拓扑无疑会导致电路系统体积尺寸的增大甚至功耗的增加。

技术实现思路

[0005]为了解决现有技术中存在的上述问题，本专利技术提供了一种多台阶的钳位电压可选的SiC
‑
TVS器件及制备方法。本专利技术要解决的技术问题通过以下技术方案实现：
[0006]本专利技术的一个实施例提供了一种多台阶的钳位电压可选的SiC
‑
TVS器件，所述SiC
‑
TVS器件包括：
[0007]碳化硅衬底层，所述碳化硅衬底层具有第一上表面、第二上表面以及位于所述第一上表面和所述第二上表面之间的第一侧壁面，所述第一上表面位于所述第二上表面的上方；
[0008]碳化硅外延堆叠层，所述碳化硅外延堆叠层包括n层第一碳化硅外延层和n层第二碳化硅外延层，所述n层第一碳化硅外延层和所述n层第二碳化硅外延层交替层叠设置在所述碳化硅衬底层的第一上表面上，所述碳化硅外延堆叠层的最底层为所述第一碳化硅外延层，所述碳化硅外延堆叠层的最顶层为所述第二碳化硅外延层；
[0009]并且，从下至上的第1层所述第二碳化硅外延层至第(n
‑
1)层所述第二碳化硅外延层具有第三上表面、第四上表面以及位于所述第三上表面和所述第四上表面之间的第二侧壁面，所述第三上表面位于所述第四上表面的上方，第1层所述第一碳化硅外延层位于所述
碳化硅衬底层的第一上表面上，第k层所述第一碳化硅外延层位于所述第(k
‑
1)层所述第二碳化硅外延层的第三上表面上，2≤k≤n；
[0010]第一电极，位于最顶层的所述第二碳化硅外延层上；
[0011]若干第二电极，位于所述碳化硅衬底层的第二上表面上及第1层所述第二碳化硅外延层至第(n
‑
1)层所述第二碳化硅外延层的第四上表面上；
[0012]其中，所述第一碳化硅外延层为轻掺杂，所述第二碳化硅外延层为重掺杂，且所述碳化硅衬底层和所述第二碳化硅外延层均为第一导电类型，所述第一碳化硅外延层为第二导电类型。
[0013]在本专利技术的一个实施例中，若所述碳化硅衬底层的导电类型为N型，则所述第一碳化硅外延层的导电类型为P型，所述第二碳化硅外延层的导电类型为N型，若所述碳化硅衬底层的导电类型为P型，则所述第一碳化硅外延层的导电类型为N型，所述第二碳化硅外延层的导电类型为P型。
[0014]在本专利技术的一个实施例中，所述第一上表面和所述第二上表面之间的第一侧壁面与所述第二上表面形成的夹角为90
°
，每一层的所述第一碳化硅外延层的所述第三上表面和所述第四上表面之间的第二侧壁面与所述第四上表面形成的夹角为90
°
。
[0015]在本专利技术的一个实施例中，所述第一碳化硅外延层的厚度为0.3μm～10μm。
[0016]在本专利技术的一个实施例中，所述第二碳化硅外延层的厚度为0.3μm～2μm。
[0017]在本专利技术的一个实施例中，当所述第一电极为正电极时，所述第二电极为负电极，当所述第一电极为负电极时，所述第二电极为正电极。
[0018]在本专利技术的一个实施例中，所述第一碳化硅外延层的掺杂浓度为1
×
10
15
～1
×
10
17
cm
‑3。
[0019]本专利技术一个实施例还提供一种多台阶的钳位电压可选的SiC
‑
TVS器件的制备方法，用于制备上述任一项实施例所述的多台阶的钳位电压可选的SiC
‑
TVS器件，所述制备方法包括：
[0020]步骤1、选取碳化硅衬底层；
[0021]步骤2、在所述碳化硅衬底层上交替外延生长n层第一碳化硅外延层与n层第二碳化硅外延层；
[0022]步骤3、在最顶层的所述第二碳化硅外延层淀积SiO2层；
[0023]步骤4、在SiO2层表面涂胶光刻，经曝光、显影、后烘、UV固胶，形成光刻胶刻蚀掩膜；
[0024]步骤5、采用ICP或RIE等离子体干法刻蚀技术刻蚀SiO2层，形成SiO2刻蚀掩膜；
[0025]步骤6、去除光刻胶；
[0026]步骤7、采用ICP或RIE等离子体干法刻蚀技术刻蚀所述第一碳化硅外延层与所述第二碳化硅外延层，以使第(n
‑
1)层所述第二碳化硅外延层形成具有第三上表面、第四上表面以及位于所述第三上表面和所述第四上表面之间的第二侧壁面的结构，所述第二碳化硅外延层的第三上表面位于第四上表面的上方；
[0027]步骤8、去除SiO2刻蚀掩膜，并清洗成光片；
[0028]步骤9、重复步骤3至步骤8，以使除最顶层外的所有的所述第二碳化硅外延层均形成具有第三上表面、第四上表面以及位于所述第三上表面和所述第四上表面之间的第二侧
壁面的结构，以及所述碳化硅衬底层形成具有第一上表面、第二上表面以及位于所述第一上表面和所述第二上表面之间的第一侧壁面的结构；
[0029]步骤10、在最顶层的所述第二碳化硅外延层上制备第一电极，以及在所述碳化硅衬底层的第二上表面上及第1层所述第二碳化硅外延层至第(n
‑
1)层所述第二碳化硅外延层的第四上表面上制备第二电极。
[0030]与现有技术相比，本专利技术的有益效果：
[0031]本专利技术相邻的三层结构构成N/P/N或P/N/P型的三层垂直穿本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多台阶的钳位电压可选的SiC
‑
TVS器件，其特征在于，所述SiC
‑
TVS器件包括：碳化硅衬底层，所述碳化硅衬底层具有第一上表面、第二上表面以及位于所述第一上表面和所述第二上表面之间的第一侧壁面，所述第一上表面位于所述第二上表面的上方；碳化硅外延堆叠层，所述碳化硅外延堆叠层包括n层第一碳化硅外延层和n层第二碳化硅外延层，所述n层第一碳化硅外延层和所述n层第二碳化硅外延层交替层叠设置在所述碳化硅衬底层的第一上表面上，所述碳化硅外延堆叠层的最底层为所述第一碳化硅外延层，所述碳化硅外延堆叠层的最顶层为所述第二碳化硅外延层；并且，从下至上的第1层所述第二碳化硅外延层至第(n
‑
1)层所述第二碳化硅外延层具有第三上表面、第四上表面以及位于所述第三上表面和所述第四上表面之间的第二侧壁面，所述第三上表面位于所述第四上表面的上方，第1层所述第一碳化硅外延层位于所述碳化硅衬底层的第一上表面上，第k层所述第一碳化硅外延层位于所述第(k
‑
1)层所述第二碳化硅外延层的第三上表面上，2≤k≤n；第一电极，位于最顶层的所述第二碳化硅外延层上；若干第二电极，位于所述碳化硅衬底层的第二上表面上及第1层所述第二碳化硅外延层至第(n
‑
1)层所述第二碳化硅外延层的第四上表面上；其中，所述第一碳化硅外延层为轻掺杂，所述第二碳化硅外延层为重掺杂，且所述碳化硅衬底层和所述第二碳化硅外延层均为第一导电类型，所述第一碳化硅外延层为第二导电类型。2.根据权利要求1所述的多台阶的钳位电压可选的SiC
‑
TVS器件，其特征在于，若所述碳化硅衬底层的导电类型为N型，则所述第一碳化硅外延层的导电类型为P型，所述第二碳化硅外延层的导电类型为N型，若所述碳化硅衬底层的导电类型为P型，则所述第一碳化硅外延层的导电类型为N型，所述第二碳化硅外延层的导电类型为P型。3.根据权利要求1所述的多台阶的钳位电压可选的SiC
‑
TVS器件，其特征在于，所述第一上表面和所述第二上表面之间的第一侧壁面与所述第二上表面形成的夹角为90
°
，每一层的所述第一碳化硅外延层的所述第三上表面和所述第四上表面之间的第二侧壁面与所述第四上表面形成的夹角为90
°
。4.根据权利要求1所述的多台阶的钳位电压可选的SiC
‑
TVS器件，其特征...

【专利技术属性】
技术研发人员：韩超，苑广安，汤晓燕，王东，吴勇，刘雄，陈兴，黄永，
申请(专利权)人：西安电子科技大学芜湖研究院，
类型：发明
国别省市：