集成电路制造技术

一种集成电路包含具有第一区和第二区的基底；位于第一区中的第一全绕式栅极装置，第一全绕式栅极装置包含沿第一方向纵向延伸的第一通道构件，以及包覆第一通道构件的通道区的第一栅极结构，第一栅极结构包含第一界面层；以及位于第二区中的第二全绕式栅极装置，第二全绕式栅极装置包含沿第一方向纵向延伸的第二通道构件，以及包覆第二通道构件的通道区的第二栅极结构，第二栅极结构包含第二界面层，第二界面层具有邻近第二通道构件的第一部分和在第一部分上方的第二部分，第一部分的密度小于第二部分的密度。度小于第二部分的密度。度小于第二部分的密度。

【技术实现步骤摘要】
集成电路


[0001]本技术实施例关于半导体制造技术，特别关于半导体装置。

技术介绍

[0002]半导体集成电路(integrated circuit，IC)产业已经历了指数型成长。集成电路材料和设计上的技术进展已产生了数个世代的集成电路，每一世代皆较前一世代具有更小且更复杂的电路。在集成电路演进的历程中，当几何尺寸(亦即使用生产制程可以产生的最小元件(或线))缩减时，功能密度(亦即单位芯片面积的互连装置数量)通常也增加。这种尺寸微缩制程通常借由提高生产效率及降低相关成本而提供一些效益。这样的尺寸微缩也增加了加工和制造集成电路的复杂度。
[0003]举例来说，随着集成电路技术向更小的技术节点发展，已经引入多栅极装置以借由增加栅极
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通道耦合、减少截止状态电流和降低短通道效应(short
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channel effects，SCEs)来改善栅极控制。多栅极(multiple gate或multi
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gate)装置通常是指具有栅极结构或其部分的装置，其设置在通道区的多于一侧上方。纳米片晶体管，例如全绕式栅极(gate
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all
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around，GAA)晶体管，是多栅极装置的范例，其已成为高性能和低漏电应用的流行且有希望的候选装置。相较于平面晶体管，这样的配置提供更好的通道控制并大幅降低短通道效应(特别是借由降低次临界(sub
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threshold)漏电)。纳米片晶体管具有可以部分或完全环绕通道区延伸的栅极结构，以在所有侧面上提供对通道区的进接。在一些实施方式中，纳米片晶体管的通道区包含垂直堆叠的多个纳米片(其水平延伸，借此提供水平定向的通道构件)。通道区也可以由其他合适的纳米结构形成，例如纳米线。
[0004]集成电路装置包含位于不同区(或区域)中的晶体管，其提供不同的功能，例如输入/输出(input/output，I/O)功能和核心功能。这些不同的功能要求晶体管具有不同的构造。同时，具有相似制程和相似制程宽裕度(process windows)来制造这些不同的晶体管以降低成本并提高产量是有利的。虽然现有的多栅极场效晶体管和制程通常足以满足其预期目的，但它们并非在各个面向都完全令人满意。举例来说，I/O功能和核心功能可能偏好不同的栅极氧化物层厚度，以分别支持高压和高速应用。因此，如何以适应不同应用的不同栅极氧化物层厚度持续缩减I/O装置和核心装置的栅极堆叠尺寸是半导体产业面临的挑战。本技术实施例是为了解决上述问题和其他相关问题。

技术实现思路

[0005]根据一些实施例提供集成电路。此集成电路包含具有第一区和第二区的基底；位于第一区中的第一全绕式栅极装置，第一全绕式栅极装置包含沿第一方向纵向延伸的第一通道构件，以及包覆第一通道构件的通道区的第一栅极结构，第一栅极结构包含第一界面层；以及位于第二区中的第二全绕式栅极装置，第二全绕式栅极装置包含沿第一方向纵向延伸的第二通道构件，以及包覆第二通道构件的通道区的第二栅极结构，第二栅极结构包含第二界面层，第二界面层具有邻近第二通道构件的第一部分和在第一部分上方的第二部
分，第一部分的密度小于第二部分的密度。
[0006]优选地，该第二界面层的该第一部分具有在一第二方向上测量的一第一厚度，该第二方向垂直于该第一方向，该第二界面层的该第二部分具有在该第二方向上测量的一第二厚度，并且该第一界面层具有在该第二方向上测量的一第三厚度，并且其中该第二厚度等于该第三厚度。
[0007]优选地，该第一厚度为该第二厚度的30％至50％。
[0008]优选地，该第三厚度为至
[0009]优选地，该第二界面层的该第一部分是氧化硅和硅的复合层。
[0010]优选地，该第二界面层的该第一部分的该密度为2.55g/cm3。
[0011]优选地，该第一区是核心区且该第二区是输入/输出(I/O)区。
[0012]优选地，该第一通道构件具有在一第二方向上测量的一第一厚度，该第二方向垂直于该第一方向，该第二通道构件具有在该第二方向上测量的一第二厚度，并且其中该第一厚度大于该第二厚度。
[0013]优选地，该第一厚度比该第二厚度大至
[0014]优选地，该第一栅极结构更包含一第一高介电常数介电层包覆该第一界面层，该第二栅极结构更包含一第二高介电常数介电层包覆该第二界面层，并且其中该第一高介电常数介电层与该第二高介电常数介电层具有相同的厚度，该厚度系在垂直于该第一方向的一第二方向上测量。
附图说明
[0015]借由以下的详细描述配合所附图式，可以更加理解本技术实施例的面向。需强调的是，根据产业上的标准惯例，许多部件并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
[0016]图1A和图1B根据本技术实施例的面向绘示半导体装置的示意性方框图和核心和I/O区中的两个多栅极晶体管之相应的局部剖面图。
[0017]图2A和图2B根据本技术实施例的面向绘示形成图1A～图1B所示的多栅极晶体管的方法的流程图。
[0018]图3根据本技术实施例的面向绘示半导体装置的图解透视图。
[0019]图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19和图20根据本技术实施例的各种实施例绘示根据图2A和图2B的方法的制造制程期间的半导体结构的剖面图。
[0020]其中，附图标记说明如下：
[0021]10：集成电路
[0022]12：核心区
[0023]14：I/O区
[0024]20，24：全绕式栅极装置
[0025]26：通道构件
[0026]27，208：基底
[0027]28a，28b，252，252a，252b：栅极介电层
[0028]30a，30b：界面层
[0029]32a，32b，250，250a，250b：高介电常数介电层
[0030]100：方法
[0031]102，104，106，108，110，112，114，116，118，120，122，124：操作
[0032]126，128，130，132：操作
[0033]200：半导体结构
[0034]202：第一区
[0035]204：第二区
[0036]206a，206b：装置结构
[0037]210：隔离结构
[0038]212a，212b：鳍片
[0039]216：虚设栅极结构
[0040]220，222：半导体层
[0041]221：额外的氧化硅层
[0042]230：虚设界面层
[0043]232：虚设栅极电极
[0044]234：第一栅极硬遮罩层
[0045]236：第二栅极硬遮罩层
[0046本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，其特征在于，一基底，具有一第一区和一第二区；一第一全绕式栅极装置，位于该第一区中，该第一全绕式栅极装置包含：一第一通道构件，沿一第一方向纵向延伸，以及一第一栅极结构，包覆该第一通道构件的通道区，该第一栅极结构包含一第一界面层；以及一第二全绕式栅极装置，位于该第二区中，该第二全绕式栅极装置包含：一第二通道构件，沿该第一方向纵向延伸，以及一第二栅极结构，包覆该第二通道构件的通道区，该第二栅极结构包含一第二界面层，该第二界面层具有邻近该第二通道构件的一第一部分和在该第一部分上方的一第二部分，该第一部分的密度小于该第二部分的密度。2.如权利要求1所述的集成电路，其特征在于，该第二界面层的该第一部分具有在一第二方向上测量的一第一厚度，该第二方向垂直于该第一方向，该第二界面层的该第二部分具有在该第二方向上测量的一第二厚度，并且该第一界面层具有在该第二方向上测量的一第三厚度，并且其中该第二厚度等于该第三厚度。3.如权利要求2所述的集成电路，其特征在于，该第一厚度为该第二厚度的30％至50％。4.如权利要求2或3所述...

【专利技术属性】
技术研发人员：李致葳，黄文宏，游国丰，陈建豪，陈学儒，陈昱璇，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：新型
国别省市：