快速存储器的测试方法及测试装置、存储介质、芯片制造方法及图纸

本发明专利技术涉及芯片技术领域，具体公开了一种快速存储器的测试方法及测试装置、存储介质、芯片，其中，快速存储器包括非易失性寄存器存储阵列，测试方法包括：按照预设规则对快速存储器的校准参数进行处理得到校准值，其中，校准参数是对快速存储器进行校准获得的；将校准值写入非易失性寄存器存储阵列，以在快速存储器上电复位时从非易失性寄存器存储阵列中读出校准值，并根据预设规则对校准值进行校验以识别校准参数是否正确。由此，实现了对校准参数的校验功能，避免了因非易失性寄存器存储阵列的可靠性问题导致校准参数出错，进而产生不良后果的问题，有效提高了快速存储器的整体可靠性。靠性。靠性。

【技术实现步骤摘要】
快速存储器的测试方法及测试装置、存储介质、芯片


[0001]本专利技术涉及芯片
，尤其涉及一种快速存储器的测试方法及测试装置、存储介质、芯片。

技术介绍

[0002]嵌入式Flash（快速存储器）作为MCU（Micro Controller Unit，微控制单元）芯片的重要组件之一，用于存储芯片的重要信息及嵌入式程序，这就要求快速存储器具有较高的可靠性，因此快速存储器的测试流程较为复杂，测试时间及测试成本也较高。快速存储器一般包括非易失性寄存器存储阵列（NVR Array，简称NVR区）和主存储阵列(Main Array，简称Main区)，NVR区多用于保存芯片的重要参数，如BG（Bandgap，带隙基准电路）、VR（Variable Resistor，可变电阻器）、OSC（Oscillator，振荡器）等校准参数、工厂码以及引导程序，Main区多用于存储用户嵌入式程序。
[0003]在常见的Flash测试流程中，在对Main区进行测试前，需先将校准测试获得的BG、VR、OSC等校准参数写入NVR区，然后在芯片重新上电后，从NVR区读出这些校准参数，以对Main区进行后续可靠性相关测试等。由于校准参数无法完成后续可靠性相关测试，因此其可靠性无法保证，从而可能因校准参数错误导致芯片出现不可预知的行为，产生不良后果。
[0004]相关技术中，在将校准测试获得的校准参数写入NVR区时，还通过校准完成Flag（标识）信号对其进行标记，当芯片重新上电后，先对校准完成Flag信号进行比对，若校准完成Flag信号正确，则从NVR区载入校准参数，以对Main区进行后续可靠性相关测试；若校准完成Flag信号不正确，则直接加载校准参数的默认值。
[0005]上述方式采用校准完成Flag信号能够保证芯片重新上电时，载入的校准参数是经过校准测试并写入NVR区的，而非Flash的默认值，可以在一定程度上保证芯片不会因校准参数偏离出现不可预知的错误，但是仍然不能解决因NVR区无法像Main区一样完成所有可靠性相关测试，导致NVR区存在如program disturb（编程干扰）等可靠性相关缺陷时，导致存储在NVR区的校准参数错误，进而导致芯片出现不可预知的行为，产生不良后果。

技术实现思路

[0006]本专利技术旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本专利技术的第一个目的在于提出一种快速存储器的测试方法，按照预设规则对校准参数进行处理得到校准值写入非易失性寄存器存储阵列，并在上电复位时，基于预设规则对校准值进行校验，从而可以识别出校准参数是否正确，实现了对校准参数的校验功能，避免了因非易失性寄存器存储阵列的可靠性问题导致校准参数出错，进而产生不良后果的问题，有效提高了快速存储器的整体可靠性。
[0007]本专利技术的第二个目的在于提出一种计算机可读存储介质。
[0008]本专利技术的第三个目的在于提出一种芯片。
[0009]本专利技术的第四个目的在于提出一种快速存储器的测试装置。
[0010]本专利技术的第五个目的在于提出另一种芯片。
[0011]为达到上述目的，本专利技术第一方面实施例提出了一种快速存储器的测试方法，快速存储器包括非易失性寄存器存储阵列，方法包括：按照预设规则对快速存储器的校准参数进行处理得到校准值，其中，校准参数是对快速存储器进行校准获得的；将校准值写入非易失性寄存器存储阵列，以在快速存储器上电复位时从非易失性寄存器存储阵列中读出校准值，并根据预设规则对校准值进行校验以识别校准参数是否正确。
[0012]根据本专利技术实施例的快速存储器的测试方法，按照预设规对快速存储器的校准参数进行处理得到校准值并写入非易失性寄存器存储阵列中，并在快速存储器上电复位时，根据预设规则对校准值进行校验，从而可以识别出校准参数是否正确，实现了对校准参数的校验功能，避免了因非易失性寄存器存储阵列的可靠性问题导致校准参数出错，进而产生不良后果的问题，有效提高了快速存储器的整体可靠性。
[0013]根据本专利技术的一个实施例，按照预设规则对快速存储器的校准参数进行处理得到校准值，包括：将校准参数转换为二进制数；对二进制数进行正反值处理得到校准值。
[0014]根据本专利技术的一个实施例，对二进制数进行正反值处理得到校准值，包括：将二进制数中的1转换为10，并将二进制数中的；或者，将二进制数中的1转换为01，并将二进制数中的0转换为10。
[0015]根据本专利技术的一个实施例，根据预设规则对校准值进行校验以识别校准参数是否正确，包括：在多个组数据中的每个组数据均为01或10的情况下，确定校准参数正确，其中，多个组数据是从校准值的起始位开始每连续两个数据位作为一组得到的；在多个组数据中存在任意组数据为00或11的情况下，确定校准参数错误。
[0016]根据本专利技术的一个实施例，方法还包括：在校准参数正确的情况下，根据预设规则对校准值进行处理得到校准参数，并将校准参数存储至校准寄存器；在校准参数错误的情况下，获取快速存储器的初始校准参数，并将初始校准参数存储至校准寄存器，以及输出校准参数故障信息。
[0017]根据本专利技术的一个实施例，方法还包括：在接收到快速存储器的数据写入指令的情况下，获取数据写入指令中的写入数据开始地址、写入数据结束地址、写入自加减标志和数据值；从写入数据开始地址开始，将数据值写入快速存储器，并根据写入自加减标志调整写入数据地址，直至写入数据地址达到写入数据结束地址，以向快速存储器写入测试背景数据。
[0018]根据本专利技术的一个实施例，写入自加减标志包括第一标志和第二标志，第一标志用于指示写入数据地址的增加或减少，第二标志位用于指示写入数据地址的增加量或减少量。
[0019]根据本专利技术的一个实施例，写入数据开始地址、写入数据结束地址和写入自加减标志均包括至少一个，且写入数据开始地址、写入数据结束地址和写入自加减标志一一对应。
[0020]根据本专利技术的一个实施例，测试背景数据包括全0数据、全1数据、棋盘格数据、反棋盘格数据、对角线数据、向任意地址范围写入相同数据和向任意地址写入任意数据中的至少一种。
[0021]根据本专利技术的一个实施例，方法还包括：在接收到快速存储器的数据读出指令的
情况下，获取数据读出指令中的读出数据开始地址、读出数据结束地址和读出自加减标志；从读出数据开始地址开始，从快速存储器读出数据值，并根据读出自加减标志调整读出数据地址，直至读出数据地址达到读出数据结束地址。
[0022]根据本专利技术的一个实施例，读出自加减标志包括第三标志和第四标志，第三标志用于指示读出数据地址的增加或减少，第四标志用于指示读出数据地址的增加量或减少量。
[0023]根据本专利技术的一个实施例，读出数据开始地址、读出数据结束地址和读出自加减标志均包括至少一个，且读出数据开始地址、读出数据结束地址和读出自加减标志一一对应。
[0024]根据本专利技术的一个实施例，在从快速存储器读出数据值后，方法还包括：将数据值与目标数据值进行本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种快速存储器的测试方法，其特征在于，所述快速存储器包括非易失性寄存器存储阵列，所述方法包括：按照预设规则对所述快速存储器的校准参数进行处理得到校准值，其中，所述校准参数是对所述快速存储器进行校准获得的；将所述校准值写入所述非易失性寄存器存储阵列，以在所述快速存储器上电复位时从所述非易失性寄存器存储阵列中读出所述校准值，并根据所述预设规则对所述校准值进行校验以识别所述校准参数是否正确。2.根据权利要求1所述的快速存储器的测试方法，其特征在于，所述按照预设规则对所述快速存储器的校准参数进行处理得到校准值，包括：将所述校准参数转换为二进制数；对所述二进制数进行正反值处理得到所述校准值。3.根据权利要求2所述的快速存储器的测试方法，其特征在于，所述对所述二进制数进行正反值处理得到所述校准值，包括：将所述二进制数中的1转换为10，并将所述二进制数中的0转换为01；或者，将所述二进制数中的1转换为01，并将所述二进制数中的0转换为10。4.根据权利要求3所述的快速存储器的测试方法，其特征在于，所述根据所述预设规则对所述校准值进行校验以识别所述校准参数是否正确，包括：在多个组数据中的每个组数据均为01或10的情况下，确定所述校准参数正确，其中，所述多个组数据是从所述校准值的起始位开始每连续两个数据位作为一组得到的；在所述多个组数据中存在任意组数据为00或11的情况下，确定所述校准参数错误。5.根据权利要求1所述的快速存储器的测试方法，其特征在于，所述方法还包括：在所述校准参数正确的情况下，根据所述预设规则对所述校准值进行处理得到所述校准参数，并将所述校准参数存储至校准寄存器；在所述校准参数错误的情况下，获取所述快速存储器的初始校准参数，并将所述初始校准参数存储至所述校准寄存器，以及输出校准参数故障信息。6.根据权利要求1所述的快速存储器的测试方法，其特征在于，所述方法还包括：在接收到所述快速存储器的数据写入指令的情况下，获取所述数据写入指令中的写入数据开始地址、写入数据结束地址、写入自加减标志和数据值；从所述写入数据开始地址开始，将所述数据值写入所述快速存储器，并根据所述写入自加减标志调整写入数据地址，直至所述写入数据地址达到所述写入数据结束地址，以向所述快速存储器写入测试背景数据。7.根据权利要求6所述的快速存储器的测试方法，其特征在于，所述写入自加减标志包括第一标志和第二标志，所述第一标志用于指示所述写入数据地址的增加或减少，所述第二标志位用于指示所述写入数据地址的增加量或减少量。8.根据权利要求6所述的快速存储器的测试方法，其特征在于，所述写入数据开始地址、所述写入数据结束地址和所述写入自加减标志均包括至少一个，且所述写入数据开始地址、所述写入数据结束地址和所述写入自加减标志一一对应。9.根据权利要求6所述的快速存储器的测试方法，其特征在于，所述测试背景数据包括全0数据、全1数据、棋盘格数据、反棋盘格数据、对角线数据、向任意地址范围写入相同数据
和向任意地址写入任意数据中的至少一种。10.根据权利要求1所述的快速存储器的测试方法，其特征在于，所述方法还包括：在接收到所述快速存储器的数据读出指令的情况下，获取所述数据读出指令中的读出数据开始地址、读出数据结束地址和读出自加减标志；从所述读出数据开始地址开始，从所述快速存储器读出数据值，并根据所述读出自加减标志调整读出数据地址，直至所述读出数据地址达到所述读出数据结束地址。11.根据权利要求10所述的快速存储器的测试方法，其特征在于，所述读出自加减标志包括第三标志和第四标志，所述第三标志用于指示所述读出数据地址的增加或减少，所述第四标志用于指示所述读出数据地址的增加量或减少量。12.根据权利要求10所述的快速存储器的测试方法，其特征在于，所述读出数据开始地址、所述读出数据结束地址和所述读出自加减标志均包括至少一个，且所述读出数据开始地址、所述读出数据结束地址和所述读出自加减标志一一对应。13.根据权利要求10所述的快速存储器的测试方法，其特征在于，在从所述快速存储器读出数据值后，所述方法还包括：将所述数据值与目标数据值进行比对；在所述数据值与所述目标数据值相同的情况下，输出读出测试通过信息；在所述数据值与所述目标数据值不同的情况下，输出读出测试不通过信息，并输出所述数据值、所述数据值对应的读出数据地址和所述目标数据值。14.根据权利要求6
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13任一项所述的快速存储器的测试方法，其特征在于，所述快速存储器还包括主存储阵列，数据写入指令包括向所述非易失性寄存器存储阵列或所述主存储阵列写入数据值的指令，数据读出指令包括从所述非易失性寄存器存储阵列或所述主存储阵列读出数据值的指令。15.一种计算机可读存储介质，其特征在于，其上存储有快速存储器的测试程序，该快速存储器的测试程序被处理器执行时实现权利要求1
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14任一项所述的快速存储器的测试方法。16.一种芯片，...

【专利技术属性】
技术研发人员：颜河，李德建，刘亮，董长征，冯曦，
申请(专利权)人：国网江苏省电力有限公司国家电网有限公司，
类型：发明
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