一种适用于极低温的电压基准源制造技术

本发明专利技术属于集成电路设计技术领域，涉及一种适用于极低温的电压基准源。本发明专利技术利用栅源漏短接的PMOS管M1、M2和M3结构的源和漏的高掺杂区与N阱构成PN结，短接后的PMOS管两端电压差具有CTAT特性，M1产生CTAT电压；而M1与M2的电压差值具有PTAT特性。同时由于设定第一节点X与第二节点Y的电压V1与V2经运算放大器调制后相等，因此第一电阻R1两端电压即为PTAT电压。而I0、mI0和kI0的关系满足电压求和电路将正温度系数PTAT电压产生电路和负温度系数CTAT电压产生电路产生的两个电压叠加后，实现将PTAT电压与CTAT电压叠加后得到零温度系数的基准电压。本发明专利技术解决了在极低温下BJT失效的问题，在4K到77K的极低温环境有效。在4K到77K的极低温环境有效。在4K到77K的极低温环境有效。

【技术实现步骤摘要】
一种适用于极低温的电压基准源


[0001]本专利技术属于集成电路设计
，涉及一种适用于极低温的电压基准源。

技术介绍

[0002]低温电子学在航天等领域发挥着重要作用。近年来随着量子计算机的概念被提出，量子计算的研究成为热门，国际上又出现了大量的低温CMOS研究工作。超导量子芯片与半导体量子芯片都工作在几十毫开的极低温下，而极低温下的元器件特性使得电路的设计面临新的问题。
[0003]基准是电路中的重要模块。理想情况下，带隙基准电压不随温度、电压及工艺角偏差变化；然而，在低于77K的温度下，双极结型晶体管BJT受冻析效应影响，基极阻抗急剧增大，电流增益骤降，原本提供正、负温度系数的两种电压温度特性受到严重破坏，双极结型晶体管BJT带隙基准无法实现功能。
[0004]国际上已有文献通过动态阈值MOS(DTMOS)、亚阈值MOS等方式在极低温下实现电压基准源；但在4K到77K的极低温范围内，已有的电压基准源的温漂系数超过800ppm/℃，无法满足极低温下系统的需求。

技术实现思路

[0005]针对上述存在问题或不足，为解决现有技术在低于77K的极低温场景存在带隙基准无法实现功能的问题，本专利技术提供了一种适用于极低温的电压基准源。
[0006]一种适用于极低温的电压基准源，包括：负温度系数CTAT电压产生电路、正温度系数PTAT电压产生电路和电压求和电路，原理框图如图3所示。
[0007]所述负温度系数CTAT电压产生电路产生一个负温度系数的电压，包括第一PMOS管M1和第一电流源I1。第一PMOS管M1的衬底接地；第一PMOS管M1的栅源漏三端与第一电流源I1的一端连接，并在四者的交汇点引出第一节点X，节点X的电压为V1；第一电流源I1的另一端接VDD。
[0008]所述正温度系数PTAT电压产生电路产生一个正温度系数的电压，包括第二PMOS管M2、第一电阻R1和第二电流源I2。第二PMOS管M2的衬底接地，其栅源漏三端与第一电阻R1的一端连接；第一电阻R1的另一端与第二电流源I2的一端连接，并在两者的交汇点引出第二节点Y，节点Y的电压为V2；第二电流源I2的另一端接VDD。
[0009]其中，在节点X和Y之间还设有调制电路（如运算放大器）使得调制后的V1与V2相等。
[0010]所述电压求和电路包括第三PMOS管M3、第二电阻R2和第三电流源I3。第三PMOS管M3的栅源漏三端与第二电阻R2的一端连接，其衬底接地；第二电阻R2的另一端与第三电流源I3的一端连接，并且第二电阻R2的另一端作为输出端输出电压Vref；第三电流源I3的另一端接VDD。
[0011]所述第二电流源I2所在支路电流为I0，第一电流源I1通过复制I0并调制倍率得到mI0，第三电流源I3通过复制I0并调制倍率得到kI0；且I0、mI0和kI0的关系满足电压求和电路
将正温度系数PTAT电压产生电路和负温度系数CTAT电压产生电路产生的两个电压叠加后，得到一个与温度无关的基准电压。
[0012]进一步的，所述电流源I1、I2和I3为晶体管、电阻和/或齐纳二极管。
[0013]进一步的，所述电流源I1、I2和I3为单个PMOS管，以使得整个电路面积更小。
[0014]进一步的，所述电流源I1、I2和I3为共源共栅电流镜结构，以使得整个电路面积小且精度更高。
[0015]进一步的，所述调制电路为运算放大器。
[0016]进一步的，所述运算放大器为折叠式共源共栅放大器，以使基准电压的温漂系数更小。
[0017]本专利技术的适用于极低温的电压基准源中，栅源漏短接的PMOS管M1、M2和M3结构的源和漏的高掺杂区与N阱构成PN结，短接后的PMOS管两端电压差具有CTAT特性，在该电压基准源中，M1产生CTAT电压，而M1与M2的电压差值具有PTAT特性。由于第一节点X与第二节点Y的电压V1与V2经运算放大器调制后相等，因此第一电阻R1两端电压即为PTAT电压。而I0、 mI0和kI0的关系满足电压求和电路将正温度系数PTAT电压产生电路和负温度系数CTAT电压产生电路产生的两个电压叠加后，实现将PTAT电压与CTAT电压叠加后得到零温度系数的基准电压。
[0018]综上所述，本专利技术解决了在极低温下BJT失效的问题，在4K到77K的极低温环境有效。
附图说明
[0019]图1本专利技术中栅源漏短接PMOS管的结构截面图；图2为实施例适用于极低温的电压基准源的电路图；图3为本专利技术的电路原理框图；附图标记：S为短接PMOS管的源极，G为短接PMOS管的栅极，D为短接PMOS管的漏极，B为短接PMOS管的衬底，1为栅源漏短接PMOS管的短接端，2为栅源漏短接PMOS管的衬底端，NW为N阱，P
‑
sub为P型衬底，N+为N型高掺杂区，P+为P型高掺杂区，M4为第一电流源I1，M5为第一电流源I2，M6为第一电流源I3，A1为运算放大器。
具体实施方式
[0020]下面结合附图和实施例对本专利技术做进一步的详细说明。本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，虽图示中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量可为一种随意的改变，且其组建布局形态也可能更为复杂。
[0021]如图1所示，为本专利技术中栅源漏短接PMOS管的结构截面图，由PMOS管的栅、源、漏三端短接引出端子1，由衬底引出端子2，分别作为正端（1）和负端（2）连入电路。
[0022]如图2所示，为本实施例适用于极低温的电压基准源的电路图，包括：第一PMOS管M1、第二PMOS管M2、第三PMOS管M3、第四PMOS管M4、第五PMOS管M5、第六PMOS管M6、运算放大器A1、第一电阻R1和第二电阻R2。
[0023]所述负温度系数CTAT电压产生电路包括第一PMOS管M1和第四PMOS管M4（第一电流
源I1）。第一PMOS管M1的衬底接地，栅源漏三端与第四PMOS管M4的漏端连接，并在四者的交汇点引出第一节点X，节点X的电压为V1；节点X连接运算放大器A1的负端。
[0024]所述正温度系数PTAT电压产生电路包括第二PMOS管M2、第一电阻R1和第五PMOS管M5（第二电流源I2）。第二PMOS管M2的衬底接地，栅源漏三端与第一电阻R1的一端连接；第一电阻R1的另一端与第五PMOS管M5的漏端连接，并在两者的交汇点引出第二节点Y，节点Y的电压为V2，节点Y与运算放大器A1的正端连接。
[0025]所述电压求和电路包括第三PMOS管M3、第二电阻R2和第六PMOS管M6（第三电流源I3）。第三PMOS管M3的栅源漏三端与第二电阻R2的一端连接，第三PMOS管M3的衬底接地；第二电阻R2的另一端与第六PMOS管M6的漏端连接，并输出电压Vref。
[0026]所述第四PMOS管M4、第五PMOS管M5和第六PMOS管M6的栅端短接，并连接运本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种适用于极低温的电压基准源，其特征在于：包括，负温度系数CTAT电压产生电路、正温度系数PTAT电压产生电路和电压求和电路；所述负温度系数CTAT电压产生电路产生一个负温度系数的电压，包括第一PMOS管M1和第一电流源I1；第一PMOS管M1的衬底接地；第一PMOS管M1的栅源漏三端与第一电流源I1的一端连接，并在四者的交汇点引出第一节点X，节点X的电压为V1；第一电流源I1的另一端接VDD；所述正温度系数PTAT电压产生电路产生一个正温度系数的电压，包括第二PMOS管M2、第一电阻R1和第二电流源I2；第二PMOS管M2的衬底接地，其栅源漏三端与第一电阻R1的一端连接；第一电阻R1的另一端与第二电流源I2的一端连接，并在两者的交汇点引出第二节点Y，节点Y的电压为V2；第二电流源I2的另一端接VDD；其中，在节点X和Y之间还设有调制电路使得调制后的V1与V2相等；所述电压求和电路包括第三PMOS管M3、第二电阻R2和第三电流源I3；第三PMOS管M3的栅源漏三端与第二电阻R2的一端连接，其衬底接地；第二电阻R...

【专利技术属性】
技术研发人员：于奇，张艺馨，张天赐，刘迎晨，宁宁，李靖，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：