LDMOS器件的电场调制结构的制备方法技术

本发明专利技术提供一种LDMOS器件的电场调制结构的制备方法，所述方法包括：提供一半导体结构，所述半导体结构包括第一外延层及形成于所述第一外延层表面的硬掩膜层；图案化刻蚀所述硬掩膜层及所述第一外延层以形成至少一个沟槽，且所述沟槽所在区域用于形成漂移区；利用外延生长工艺于所述沟槽内生长第一深度的第二外延层；利用外延生长工艺于所述沟槽内的所述第二外延层的表面生长第二深度的第三外延层以形成电场调制结构，其中，所述第三外延层与所述第二外延层的导电类型不同，与所述第一外延层的导电类型相同。通过本发明专利技术解决了现有的以双重降低表面电场的方法来提高击穿电压所产生的导通电阻大的问题。生的导通电阻大的问题。生的导通电阻大的问题。

【技术实现步骤摘要】
LDMOS器件的电场调制结构的制备方法


[0001]本专利技术涉及半导体集成电路制造领域，特别是涉及一种LDMOS器件的电场调制结构的制备方法。

技术介绍

[0002]横向双扩散金属氧化物半导体(LDMOS，Lateral double
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diffused MOS transistors)器件既具有分立器件高压大电流特点，又具有低压集成电路高密度智能逻辑控制的优点。单芯片可实现原来多个芯片才能完成的功能，大大缩小了面积，降低了成本，提高了能效，符合现代电力电子器件小型化、智能化、低能耗的发展方向。
[0003]针对LDMOS器件，击穿电压为衡量其性能的重要参数，而在传统的LDMOS器件结构中，通常是通过利用双重降低表面电场(Double
‑
RESURF)技术来提高击穿电压，具体来说，双重降低表面电场技术是在LDMOS器件的高压N型阱中的漏区和沟道之间的表面注入一个P层。然而，通过注入形成P层来提高击穿电压的方法会导致器件中的导通电阻增大。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种LDMOS器件的电场调制结构的制备方法，用于解决以现有的双重降低表面电场的方法来提高击穿电压所产生的导通电阻大的问题。
[0005]为实现上述目的及其他相关目的，本专利技术提供一种LDMOS器件的电场调制结构的制备方法，所述方法包括：
[0006]提供一半导体结构，所述半导体结构包括第一外延层及形成于所述第一外延层表面的硬掩膜层；
[0007]图案化刻蚀所述硬掩膜层及所述第一外延层以形成至少一个沟槽，且所述沟槽所在区域用于形成漂移区；
[0008]利用外延生长工艺于所述沟槽内生长第一深度的第二外延层；
[0009]利用外延生长工艺于所述沟槽内的所述第二外延层的表面生长第二深度的第三外延层以形成电场调制结构，其中，所述第三外延层与所述第二外延层的导电类型不同，与所述第一外延层的导电类型相同。
[0010]可选地，所述硬掩膜层包括氧化层及形成于所述氧化层表面的氮化层。
[0011]可选地，图案化刻蚀所述硬掩膜层及所述第一外延层以形成至少一个所述沟槽的方法：
[0012]于所述硬掩膜层的表面形成光刻胶层，并对其进行图案化处理；
[0013]利用图案化处理后的所述光刻胶层为掩膜刻蚀所述硬掩膜层及所述第一外延层，以于所述第一外延层内形成所述第二深度的第一沟槽；
[0014]于所述第一沟槽的侧壁及底部形成保护层；
[0015]利用所述保护层保护所述第一沟槽的侧壁，刻蚀所述第一沟槽下方的所述第一外
延层，以于所述第一外延层内形成所述第一深度的第二沟槽。
[0016]可选地，于所述第一沟槽的侧壁及底部形成所述保护层之前，所述方法包括将所述氮化层去除的步骤。
[0017]可选地，利用外延生长工艺于所述沟槽内的所述第二外延层的表面生长所述第二深度的所述第三外延层之前，所述方法包括将位于所述第一沟槽侧壁的所述保护层去除的步骤。
[0018]可选地，所述保护层包括氧化层。
[0019]可选地，所述半导体结构还包括埋层，所述埋层位于所述第一外延层的下方，包括N型埋层及与其相邻设置的P型埋层。
[0020]可选地，所述第一深度的取值范围为0.5μm～2μm。
[0021]可选地，所述第二深度的取值范围为2μm～3.5μm。
[0022]可选地，所述第一外延层及所述第三外延层的导电类型为N型，所述第二外延层的导电类型为P型。
[0023]如上所述，本专利技术的LDMOS器件的电场调制结构的制备方法，通过两次刻蚀形成沟槽并对沟槽进行外延填充的方式来形成埋型的电场调制结构(PTOP结构)，从而能够在不改变表面导电通道的情况下，使得漂移区(N型漂移区)充分耗尽，以达到降低导通电阻，提高击穿电压的目的。
附图说明
[0024]图1显示为本专利技术的LDMOS器件的电场调制结构的制备方法流程图。
[0025]图2～图9显示为本专利技术的电场调制结构的制备过程的剖面结构示意图。
[0026]附图标号说明
[0027]10：半导体结构；11：第一外延层；12：硬掩膜层；121：氧化层；122：氮化层；13：埋氧层；131：N型埋层；132：P型埋层；20：沟槽；21：第一沟槽；22：第二沟槽；30：第二外延层；40：第三外延层；50：光刻胶层；60：保护层
具体实施方式
[0028]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0029]请参阅图1至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，虽图示中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
[0030]如图1所示，本实施例提供一种LDMOS器件的电场调制结构的制备方法，所述方法包括：
[0031]提供一半导体结构10，所述半导体结构10包括第一外延层11及形成于所述第一外延层11表面的硬掩膜层12；
[0032]图案化刻蚀所述硬掩膜层12及所述第一外延层11以形成至少一个沟槽20，且所述沟槽20所在的区域用于形成漂移区；
[0033]利用外延生长工艺于所述沟槽20内生长第一深度的第二外延层30；
[0034]利用外延生长工艺于所述沟槽20内的所述第二外延层30的表面生长第二深度的第三外延层40以形成电场调制结构，其中，所述第三外延层40与所述第二外延层30的导电类型不同，与所述第一外延层11的导电类型相同。
[0035]具体的，所述半导体结构10还包括埋层13，所述埋层13位于所述第一外延层11的下方，包括N型埋层131及与其相邻设置的P型埋层132(如图2所示)。
[0036]具体的，所述硬掩膜层12包括氧化层121及形成于所述氧化层121表面的氮化层122。
[0037]本实施例中，所述氧化层121的材质包括氧化硅；所述氮化层122的材质包括氮化硅，且所述氧化层121及所述氮化层122的厚度可根据需要进行选择，这对本实施例并没有什么影响。
[0038]具体的，图案化刻蚀所述硬掩膜层12及所述第一外延层11以形成至少一个所述沟槽20的方法：于所述硬掩膜层12的表面形成光刻胶层50，并对其进行图案化处理(如图3所示)；利用图案化处理后的所述光刻胶层50为掩膜刻蚀所述硬掩膜层12及所述第一外延层11，以于所述第一外延层11内形成所述第二深度的第一沟槽21(如图4所示)；于所述第一沟槽21的侧壁及底部形成保护层60(如图5所示)；利用所述保本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种LDMOS器件的电场调制结构的制备方法，其特征在于，所述方法包括：提供一半导体结构，所述半导体结构包括第一外延层及形成于所述第一外延层表面的硬掩膜层；图案化刻蚀所述硬掩膜层及所述第一外延层以形成至少一个沟槽，且所述沟槽所在区域用于形成漂移区；利用外延生长工艺于所述沟槽内生长第一深度的第二外延层；利用外延生长工艺于所述沟槽内的所述第二外延层的表面生长第二深度的第三外延层以形成电场调制结构，其中，所述第三外延层与所述第二外延层的导电类型不同，与所述第一外延层的导电类型相同。2.根据权利要求1所述的LDMOS器件的电场调制结构的制备方法，其特征在于，所述硬掩膜层包括氧化层及形成于所述氧化层表面的氮化层。3.根据权利要求2所述的LDMOS器件的电场调制结构的制备方法，其特征在于，图案化刻蚀所述硬掩膜层及所述第一外延层以形成至少一个所述沟槽的方法：于所述硬掩膜层的表面形成光刻胶层，并对其进行图案化处理；利用图案化处理后的所述光刻胶层为掩膜刻蚀所述硬掩膜层及所述第一外延层，以于所述第一外延层内形成所述第二深度的第一沟槽；于所述第一沟槽的侧壁及底部形成保护层；利用所述保护层保护所述第一沟槽的侧壁，刻蚀所述第一沟槽下方的所述第一外延层，以于所述第一外延层内形成所述第一深度的...

【专利技术属性】
技术研发人员：焦鹏，王晓日，张磊，陈广龙，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：