一种FPGA中的资源模块的读写管理电路制造技术

本申请公开了一种FPGA中的资源模块的读写管理电路，涉及FPGA技术领域，该读写管理电路利用电压管理电路对待管理资源模块的供电电压进行电压管理，在读写控制器对待管理资源模块执行读写操作的工作状态过程中，电压管理电路给待管理资源模块提供正常所需的供电电压，在读写控制器不对待管理资源模块执行读写操作的待机状态过程中，电压管理电路降低待管理资源模块的供电电压，从而可以在不影响待管理资源模块正常读写功能的情况下降低其静态功耗，可以有效降低FPGA的静态功耗，提升性能。提升性能。提升性能。

【技术实现步骤摘要】
一种FPGA中的资源模块的读写管理电路


[0001]本申请涉及FPGA
，尤其是一种FPGA中的资源模块的读写管理电路。

技术介绍

[0002]SRAM型FPGA通过数据码流下载编程，利用配置SRAM控制布线开关选择不同的信号通路从而实现可编程的逻辑功能，就可以实现用户不同的功能。而且SRAM型FPGA可以高度集成，可以包含诸如DSP、BRAM、SERDES、PCIE之类的多种硬核IP，因此SRAM型FPGA在数据处理、逻辑控制、数据传输等领域得到广泛的应用。
[0003]但随着工艺的不断进步，器件的沟道越来越短(可以达到7nm)、阈值电压越来越低(可以达到0.2V)、栅氧的厚度越来越薄(可以达到1.2nm)、集成度越来越高，这些都导致SRAM型FPGA的功耗越来越大，目前SRAM型FPGA的功耗约为3～6A，而静态功耗占整体功耗的比重也越来越高，约可以达到整体功耗的40％。较大的功耗不仅会产生耗电过快的问题，还会导致FPGA器件温度升高而影响可靠性，因此功耗问题已经成为当前FPGA器件发展中需要迫切解决的问题之一。

技术实现思路

[0004]本申请人针对上述问题及技术需求，提出了一种FPGA中的资源模块的读写管理电路，本申请的技术方案如下：
[0005]一种FPGA中的资源模块的读写管理电路，该读写管理电路包括读写控制器和电压管理电路，电压管理电路包括高速驱动模块、线性电压差模块以及切换功率管，内核电源VCCINT通过切换功率管连接FPGA中的待管理资源模块的供电电压端；高速驱动模块连接并控制切换功率管的通断，线性电压差模块的输出端连接待管理资源模块的供电电压端；
[0006]高速驱动模块在待管理资源模块从待机状态切换到工作状态时，驱动切换功率管导通，由内核电源VCCINT给待管理资源模块的供电电压端提供工作电压；
[0007]高速驱动模块在待管理资源模块从工作状态切换到待机状态时，驱动切换功率管断开，由线性电压差模块给待管理资源模块的供电电压端提供待机电压，待机电压小于工作电压；
[0008]当读写控制器对待管理资源模块执行读写操作时、待管理资源模块处于工作状态，当读写控制器不对待管理资源模块执行读写操作时、待管理资源模块处于待机状态。
[0009]本申请的有益技术效果是：
[0010]本申请公开了一种FPGA中的资源模块的读写管理电路，该读写管理电路利用电压管理电路对待管理资源模块的供电电压进行电压管理，在读写控制器对待管理资源模块执行读写操作的工作状态过程中，电压管理电路给待管理资源模块提供正常所需的供电电压，在读写控制器不对待管理资源模块执行读写操作的待机状态过程中，电压管理电路降低待管理资源模块的供电电压，从而在不影响待管理资源模块功能的情况下降低其静态功耗，从而可以有效降低FPGA的静态功耗，提升性能。
[0011]电压管理电路具有低功耗、高转换效率、高稳定性和低延迟的特点，可以快速完成待管理资源模块的供电电压在工作电压和待机电压之间的切换，尤其是可以快速完成待管理资源模块从待机电压恢复到工作电压进入工作状态，从而可以保证读写操作的正确性，不会出现漏读写数据的情况，且电压管理电路本身的电路功耗也较低，不会产生过多额外功耗。
[0012]读写控制器实现的控制逻辑也进行优化，在待管理资源模块从待机状态切换回工作状态后加入预置时延，保证在执行读写操作时供电电压已经恢复到工作电压，保证数据读写的正确性。
[0013]电压管理电路还可以彻底关闭未被用户设计调用的待管理资源模块的供电电压，从而完全关闭其产生的静态功耗，进一步降低FPGA的静态功耗。
[0014]在FPGA尤其是SRAM型FPGA高度集成、大量使用BRAM模块且资源使用率高的场景下，将BRAM模块作为待管理资源模块利用本申请的读写管理电路进行读写管理具有重要的使用价值，单个BRAM模块的最大静态电流可以从原先的0.5mA降低至0.2mA，以6900万门的SRAM型FPGA包含1470个BRAM模块为例，大量BRAM模块所降低的静态功耗累积降低的总静态功耗非常可观，对于FPGA的性能优化有重要意义。
附图说明
[0015]图1是本申请一个实施例中的读写管理电路与单个待管理资源模块的连接示意图。
[0016]图2是本申请一个实施例中的电压管理电路与多个BRAM模块的连接示意图。
[0017]图3是本申请一个实施例中的高速驱动模块的电路图。
[0018]图4是本申请一个实施例中的基准电压模块的电路图。
[0019]图5是本申请一个实施例中的线性电压差模块的电路图。
[0020]图6是本申请一个实施例中BRAM模块的供电电压VDD以及读写控制器对BRAM模块的读写控制的时序图。
[0021]图7是本申请另一个实施例中的电压管理电路与多个BRAM模块的连接示意图。
具体实施方式
[0022]下面结合附图对本申请的具体实施方式做进一步说明。
[0023]本申请公开了一种FPGA中的资源模块的读写管理电路，该读写管理电路包括读写控制器和电压管理电路，电压管理电路用于对FPGA中的待管理资源模块进行电压管理，待管理资源模块是FPGA中的资源模块。请参考图1所示的电路图，电压管理电路包括高速驱动模块、线性电压差模块以及切换功率管Pc，内核电源VCCINT通过切换功率管Pc连接FPGA中的待管理资源模块的供电电压端VDD。高速驱动模块连接并控制切换功率管Pc的通断，线性电压差模块的输出端连接待管理资源模块的供电电压端VDD。
[0024]读写控制器连接待管理资源模块并对其执行读写操作，读写控制器可以是FPGA已有的读写控制器，其与FPGA中各类资源模块的连接关系和读写控制方式可以按照资源模块的功能特性实现，本申请对其不赘述。
[0025]该FPGA在工作过程中，读写控制器往往不会持续对待管理资源模块执行读写操
作，当读写控制器对待管理资源模块执行读写操作时、待管理资源模块处于工作状态，当读写控制器不对待管理资源模块执行读写操作时、待管理资源模块处于待机状态。
[0026]电压管理电路按照待管理资源模块的状态对待管理资源模块进行电压管理，包括：
[0027]高速驱动模块在待管理资源模块从待机状态切换到工作状态时，驱动切换功率管Pc导通，由内核电源VCCINT给该待管理资源模块的供电电压端提供工作电压(后续直接以VCCINT表示)。在待管理资源模块保持工作状态时，切换功率管Pc持续导通，内核电源VCCINT持续给待管理资源模块供电，使得待管理资源模块在工作状态下由内核电源VCCINT供电而能够正常工作，实现所需的读写操作。
[0028]高速驱动模块在待管理资源模块从工作状态切换到待机状态时，驱动切换功率管Pc断开，由线性电压差模块给待管理资源模块的供电电压端提供待机电压Vs。在待管理资源模块保持待机状态时，切换功率管Pc持续断开，线性电压差模块持续给待管理资源模块本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种FPGA中的资源模块的读写管理电路，其特征在于，所述读写管理电路包括读写控制器和电压管理电路，电压管理电路包括高速驱动模块、线性电压差模块以及切换功率管，内核电源VCCINT通过所述切换功率管连接FPGA中的待管理资源模块的供电电压端；所述高速驱动模块连接并控制所述切换功率管的通断，所述线性电压差模块的输出端连接所述待管理资源模块的供电电压端；所述高速驱动模块在所述待管理资源模块从待机状态切换到工作状态时，驱动所述切换功率管导通，由所述内核电源VCCINT给所述待管理资源模块的供电电压端提供工作电压；所述高速驱动模块在所述待管理资源模块从工作状态切换到待机状态时，驱动所述切换功率管断开，由所述线性电压差模块给所述待管理资源模块的供电电压端提供待机电压，所述待机电压小于所述工作电压；当所述读写控制器对所述待管理资源模块执行读写操作时、所述待管理资源模块处于工作状态，当所述读写控制器不对所述待管理资源模块执行读写操作时、所述待管理资源模块处于待机状态。2.根据权利要求1所述的读写管理电路，其特征在于，所述待管理资源模块为FPGA中的BRAM模块，当所述读写控制器向所述BRAM模块的片选信号端口提供有效电平的片选信号并执行读写操作时、所述BRAM模块处于工作状态；当所述读写控制器向所述BRAM模块的片选信号端口提供无效电平的片选信号时、所述BRAM模块处于待机状态；所述高速驱动模块连接所述BRAM模块的片选信号端口，所述高速驱动模块在检测到所述BRAM模块的片选信号端口接收到的片选信号从无效电平切换到有效电平时驱动所述切换功率管导通，所述高速驱动模块在检测到所述BRAM模块的片选信号端口接收到的片选信号从有效电平切换到无效电平时驱动所述切换功率管断开。3.根据权利要求2所述的读写管理电路，其特征在于，所述电压管理电路包括基准电压模块以及多个电压管理组，每个电压管理组分别包括一个所述高速驱动模块、线性电压差模块和切换功率管，每个电压管理组分别对应连接一个BRAM模块并对各自连接的BRAM模块进行电压管理；所述基准电压模块连接各个电压管理组中的线性电压差模块提供第一参考电压VREF1，所述基准电压模块还连接各个电压管理组中的高速驱动模块提供第二参考电压VREF2；每个电压管理组中的高速驱动模块基于第二参考电压VREF2和所连接的BRAM模块的片选信号驱动所连接的切换功率管；每个电压管理组中的线性电压差模块基于获取到的所述第一参考电压VREF1输出所述待机电压。4.根据权利要求3所述的读写管理电路，其特征在于，所述高速驱动模块包括依次连接的前置预放大单元、高速比较单元和带输出驱动单元，所述前置预放大单元分别对所述第二参考电压VREF2和所述BRAM模块的片选信号进行前置预放大后输入所述高速比较单元，所述高速比较单元对放大后的所述第二参考电压VREF2和所述片选信号进行比较后输出单边比较信号给所述带输出驱动单元，所述带输出驱动单元根据所述单边比较信号产生所述切换功率管的驱动信号控制...

【专利技术属性】
技术研发人员：曹正州，单悦尔，
申请(专利权)人：无锡中微亿芯有限公司，
类型：发明
国别省市：