核心路由器交换结构协处理器制造技术

核心路由器交换结构协处理器属于因特网主干网核心路由器技术领域，其特征在于：由上行和下行两模块组成，用ＦＰＧＡ外接存储器实现，支持４Ｇｂ／ｓ包线速。上行模块，接收数据包过滤掉无用数据后，数据被分成两路，每一路数据包被分成定长带优先级的若干数据片。每个数据片加上特定的头成为信元，信元依据优先级和目的地址不同属于不同队列，存于存储器，依据队列信息和来自下行模块的流量控制信息，调度出信元，并发送给交换结构。下行模块从交换结构接收两路信元，提取其中的流量控制信息给上行模块，去掉信元头还原为数据片，数据片依据来源优先级不同属于不同队列，存于存储器，含有一个以上完整数据包分片的队列参加调度，调度成功的队列的数据包被输出。

【技术实现步骤摘要】

【技术保护点】
核心路由器交换结构协处理器，其特征在于，所述交换结构协处理器是在大规模可编程数字集成电路芯片ＦＰＧＡ和ＦＰＧＡ片外存储器中实现的，由上行模块和下行模块组成，其中：　　　　上行模块，它包括下列功能子模块：包输入接口、包分路器、第一路反压、第二路反压、６个先进先出存储器：ＦＩＦＯ１０、ＦＩＦＯ１１、ＦＩＦＯ１２、ＦＩＦＯ２０、ＦＩＦＯ２１、ＦＩＦＯ２２、第一路包分片、第二路包分片、第一路信元缓存管理、第二路信元缓存管理、第一路队列调度、第二路队列调度、第一路信元发送、第二路信元发送、流量控制、以及上行ＣＰＵ接口电路；其中：　　　　包输入接口，它有一个外部先进先出数据包存储器ＦＩＦＯ的输入端，从外部上行ＦＩＦＯ读取数据包，过滤掉无效数据，过滤后的每个数据包，有且只有一个头标识和尾标识；　　　　包分路器，它的输入端和包输入接口的数据包输出端相连，对输入的数据包，根据设定的状态，对包的头标识进行识别，以包为单位分为两路，也可以关闭某一路，让包只走两路中的一条通路，分路后的数据包分别输入到所述ＦＩＦＯ１０和ＦＩＦＯ２０中；　　　　ＦＩＦＯ１０、ＦＩＦＯ２０各自的数据包输入端分别和所述的包分路器的数据包输出端相连；　　　　第一路包分片模块和第二路包分片模块，分别从所述ＦＩＦＯ１０、ＦＩＦＯ２０的输出端输入数据包后，把数据包分片为７６或１２８字节的信元，为每个信元加上符合ＣＳＩＸ－Ｌ１协议的信元头，ＣＳＩＸ－Ｌ１信元头后面紧接的是负载数据，负载数据包含一个流量管理ＴＭ头，该ＴＭ头包括：源线卡号、信元标识、信元序列号、类型、优先级，一个信元含有８位优先级：ＴＭ头含优先级中的５位，信元扩展头中含优先级的３位，两个包分片模块将分成的信元分别发送给ＦＩＦＯ１１、ＦＩＦＯ２１；　　　　ＦＩＦＯ１１和ＦＩＦＯ２１，它们的数据输入端分别和第一路和第二路包分片模块输出端相连，而它们的读输入端分别和第一路信元缓存管理、第二路信元缓存管理模块各自的读ＦＩＦＯ输出端分别连接；　　　　第一路信元缓存管理模块和第二路信元缓存管理模块分别从ＦＩＦＯ１１、ＦＩＦＯ２１读入信元后，分别把输入信元中具有相同目的线卡号和优先级的数据，按照分片的顺序存放在同一个队列中，不同目的线卡号和优先级的信元组成不同的队列，每个队列信息以链表保存；　　　　信元存储器按照最大信元的大小被分成大小相等的２↑［Ｎ］个存储块，Ｎ一般取不小于１３的自然数，每个存储块可以存储一个信元，组...

【技术特征摘要】

【专利技术属性】
技术研发人员：赵有健，杨珂，徐明伟，全成斌，
申请(专利权)人：清华大学，
类型：发明
国别省市：11[中国|北京]