集成芯片、电子设备以及数据处理方法技术

本申请公开了集成芯片、电子设备以及数据处理方法。该集成芯片包括：易失性存储芯片；非易失性存储芯片；逻辑芯片，逻辑芯片与易失性存储芯片三维键合连接；非易失性存储芯片设置于逻辑芯片与易失性存储芯片的一侧，且与逻辑芯片连接；其中，非易失性存储芯片的厚度小于或等于易失性存储芯片和逻辑芯片的厚度之和。通过上述方式，能够减小集成芯片的厚度。能够减小集成芯片的厚度。能够减小集成芯片的厚度。

【技术实现步骤摘要】
集成芯片、电子设备以及数据处理方法


[0001]本申请涉及电子电路
，特别是涉及集成芯片、电子设备以及数据处理方法。

技术介绍

[0002]随着应用计算规模的快速增长，存储访问的带宽和能耗开销成为限制规模性计算电路发展的重要因素。相关技术中利用2D封装技术，将不同的存储介质进行合封。
[0003]不足之处在于，专利技术人长期研究发现，相关技术的合封仅在面积和成本方面较独立的存储介质有优势。

技术实现思路

[0004]本申请提供了集成芯片、电子设备以及数据处理方法，能够减小集成芯片的厚度。
[0005]第一方面，本申请提供一种集成芯片，该集成芯片包括：易失性存储芯片；非易失性存储芯片；逻辑芯片，逻辑芯片与易失性存储芯片三维键合连接；非易失性存储芯片设置于逻辑芯片与易失性存储芯片的一侧，且与逻辑芯片连接；其中，非易失性存储芯片的厚度小于或等于易失性存储芯片和逻辑芯片的厚度之和。
[0006]其中，逻辑芯片包括第一键合面，第一键合面包括第一传输接口；易失性存储芯片包括第二键合面，第二键合面包括第二传输接口，第一键合面与第二键合面键合连接，以将逻辑芯片与易失性存储芯片三维键合连接，其中，第一传输接口与第二传输接口一一对应连接。
[0007]其中，逻辑芯片包括第一引出面，第一引出面包括第一引出接口；非易失性存储芯片包括第二引出面，第二引出面包括第二引出接口，第一引出接口与第二引出接口一一对应连接，以将非易失性存储芯片与逻辑芯片连接。
[0008]其中，集成芯片还包括：重布线层，设置于逻辑芯片的第一引出面的一侧；第一引出接口与第二引出接口通过重布线层连接。
[0009]其中，集成芯片还包括：基板，基板设置于重布线层远离逻辑芯片的一侧，基板靠近重布线层的一侧设置有第三引出接口和第四引出接口；第一引出面还包括第五引出接口和第六引出接口，第五引出接口与第三引出接口连接，进而在基板上形成第一逻辑接口，第一逻辑接口用于易失性存储芯片的数据读写；第四引出接口与第六引出接口连接，进而在基板上形成第二逻辑接口，第二逻辑接口用于非易失性存储芯片的数据读写。
[0010]其中，易失性存储芯片包括第一存储阵列；非易失性存储芯片包括第二存储阵列；逻辑芯片包括：测试修复单元，测试修复单元连接第一存储阵列和第二存储阵列，用于对第一存储阵列和/或第二存储阵列进行测试修复。
[0011]其中，第一存储阵列包括数据缓存阵列和数据存储阵列；数据缓存阵列用于存储第二逻辑接口接收的写入数据；数据存储阵列用于存储第一逻辑接口接收的写入数据；其中，数据缓存阵列的可用空间小于阈值时，数据缓存阵列中存储的数据迁移至非易失性存
储芯片。
[0012]其中，逻辑芯片还包括：第一控制器，第一控制器连接第一逻辑接口和第一传输接口，用于控制易失性存储芯片的读写；第二控制器，第二控制器连接第二逻辑接口和第一引出接口，用于控制非易失性存储芯片的读写；直接存取模块，连接第一控制器和第二控制器，用于配合第一控制器和第二控制器将数据缓存阵列中存储的数据迁移至非易失性存储芯片。
[0013]其中，响应于第一逻辑接口接收到第一数据读取指令，第一控制器基于第一数据读取指令对数据存储阵列进行读操作；响应于第二逻辑接口接收到第二数据读取指令，第二控制器和直接存储模块基于第二数据读取指令对数据缓存阵列进行读操作，响应于数据缓存阵列中没有与第二数据读取指令匹配的数据时，第二控制器基于第二数据读取指令对非易失性存储芯片进行读操作。
[0014]其中，逻辑芯片还包括：多路选择器，多路选择器的一端连接第一控制器、测试修复单元，另一端连接第一存储阵列和第二存储阵列；或者，多路选择器的一端连接第一控制器、测试修复单元和第二控制器，另一端连接第一存储阵列和第二存储阵列。
[0015]第二方面，本申请提供一种数据处理方法，该数据处理方法应用于如第一方面提供的集成芯片，该方法包括：响应于集成芯片的第二逻辑接口接收到数据写入指令和对应的写入数据；将写入数据写入易失性存储芯片的数据缓存阵列中；响应于数据缓存阵列的可用空间小于阈值，将数据缓存阵列中存储的数据迁移至非易失性存储芯片。
[0016]其中，该方法还包括：响应于集成芯片的第一逻辑接口接收到第一数据读取指令，集成芯片的第一控制器基于第一数据读取指令对数据存储阵列进行读操作；或，响应于第二逻辑接口接收到第二数据读取指令，集成芯片的第二控制器和直接存储模块基于第二数据读取指令对易失性存储芯片的数据缓存阵列进行读操作，响应于数据缓存阵列中没有与第二数据读取指令匹配的数据时，第二控制器基于第二数据读取指令对非易失性存储芯片进行读操作。
[0017]第三方面，本申请提供一种电子设备，该电子设备包括如第一方面提供的集成芯片。
[0018]本申请的有益效果是：区别于现有技术的情况，本申请提供的集成芯片、电子设备以及数据处理方法，考虑到非易失性存储芯片的厚度较大的问题，通过将逻辑芯片与易失性存储芯片三维键合连接；非易失性存储芯片设置于逻辑芯片与易失性存储芯片的一侧的方式，使集成芯片在厚度上最多只有易失性存储芯片的厚度和逻辑芯片的厚度之和，以此减小集成芯片的厚度。
附图说明
[0019]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
[0020]图1是本申请提供的集成芯片一实施例的结构示意图；
[0021]图2是本申请提供的集成芯片另一实施例的结构示意图；
[0022]图3是本申请提供的集成芯片另一实施例的结构示意图；
[0023]图4是本申请提供的第一存储阵列一实施例的结构示意图；
[0024]图5是本申请提供的集成芯片另一实施例的结构示意图；
[0025]图6是本申请提供的集成芯片另一实施例的结构示意图；
[0026]图7是本申请提供的集成芯片另一实施例的结构示意图；
[0027]图8是本申请提供的数据处理方法一实施例的流程示意图；
[0028]图9是本申请提供的数据处理方法另一实施例的流程示意图；
[0029]图10是本申请提供的电子设备一实施例的结构示意图。
具体实施方式
[0030]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0031]在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成芯片，其特征在于，所述集成芯片包括：易失性存储芯片；非易失性存储芯片；逻辑芯片，所述逻辑芯片与所述易失性存储芯片三维键合连接；所述非易失性存储芯片设置于所述逻辑芯片与所述易失性存储芯片的一侧，且与所述逻辑芯片连接；其中，所述非易失性存储芯片的厚度小于或等于所述易失性存储芯片和所述逻辑芯片的厚度之和。2.根据权利要求1所述的集成芯片，其特征在于，所述逻辑芯片包括第一键合面，所述第一键合面包括第一传输接口；所述易失性存储芯片包括第二键合面，所述第二键合面包括第二传输接口，所述第一键合面与所述第二键合面键合连接，以将所述逻辑芯片与所述易失性存储芯片三维键合连接，其中，所述第一传输接口与所述第二传输接口一一对应连接。3.根据权利要求2所述的集成芯片，其特征在于，所述逻辑芯片包括第一引出面，所述第一引出面包括第一引出接口；所述非易失性存储芯片包括第二引出面，所述第二引出面包括第二引出接口，所述第一引出接口与所述第二引出接口一一对应连接，以将所述非易失性存储芯片与所述逻辑芯片连接。4.根据权利要求3所述的集成芯片，其特征在于，所述集成芯片还包括：重布线层，设置于所述逻辑芯片的所述第一引出面的一侧；所述第一引出接口与所述第二引出接口通过所述重布线层连接。5.根据权利要求4所述的集成芯片，其特征在于，所述集成芯片还包括：基板，所述基板设置于所述重布线层远离所述逻辑芯片的一侧，所述基板靠近所述重布线层的一侧设置有第三引出接口和第四引出接口；所述第一引出面还包括第五引出接口和第六引出接口，所述第五引出接口与所述第三引出接口连接，进而在所述基板上形成第一逻辑接口，所述第一逻辑接口用于所述易失性存储芯片的数据读写；所述第四引出接口与所述第六引出接口连接，进而在所述基板上形成第二逻辑接口，所述第二逻辑接口用于所述非易失性存储芯片的数据读写。6.根据权利要求1～5任一项所述的集成芯片，其特征在于，所述易失性存储芯片包括第一存储阵列；所述非易失性存储芯片包括第二存储阵列；所述逻辑芯片包括：测试修复单元(DFT)，所述测试修复单元连接所述第一存储阵列和所述第二存储阵列，用于对所述第一存储阵列和/或所述第二存储阵列进行测试修复。7.根据权利要求6所述的集成芯片，其特征在于，所述第一存储阵列包括数据缓存阵列和数据存储阵列；所述数据缓存阵列用于存储第二逻辑接口接收的写入数据；所述数据存储阵列用于存储第一逻辑接口接收的写入数据；其中，所述数据缓存阵列的可用空间小于阈值时，所述数据缓存阵列中存储的数据迁移至所述非易失性存储芯片。...

【专利技术属性】
技术研发人员：周小锋，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：