列冗余技术制造技术

本文所述的各种具体实施涉及一种具有存储器架构的设备，该存储器架构具有布置成多个列与冗余的存储器单元阵列，该多个列与冗余包括设置在第一区域中的存储器单元的第一列以及设置在与该第一区域侧向地相反的第二区域中的存储器单元的第二列和存储器单元的冗余列。该设备可具有列移位逻辑部件，该列移位逻辑部件被配置为从该多个列接收数据，将来自该第一区域中的这些第一列的该数据移位到该第二区域中的这些冗余列中的第一组冗余列，并且将来自该第二区域中的这些第二列的数据移位到该第二区域中的这些冗余列中的第二组冗余列。列。列。

【技术实现步骤摘要】
列冗余技术

技术介绍

[0001]本节旨在提供与理解本文所述的各种技术相关的信息。如本节的标题所暗示的，这是对相关技术的讨论，绝不应当暗示其是现有技术。一般来讲，相关技术可被认为是或可不被认为是现有技术。因此，应当理解，本节中的任何陈述均应按此意义来理解，并且不作为对现有技术的任何认可。
[0002]在常规电路设计中，联网应用在片上系统(SoC)级处具有许多小存储器实例以实现性能目标。有时，大存储器实例被划分为许多小实例，并且输入
‑
输出(IO)冗余对于小实例而言并非面积有效的。一些工厂生产具有冗余的存储器实例以便利用改善面积的电路设计解决方案提高产率。在各种常规应用中，现代IO多路复用在于晶体管级处具有冗余的情况下不太面积有效，这不利地影响存储器访问操作并且导致降低产率和/或使功率、性能和面积(PPA)退化。因此，需要通过在具有IO冗余的情况下实现SoC级面积开销来减少常规物理设计低效率在共同存储器实例中的影响。
附图说明
[0003]本文参考附图描述了各种存储器布局方案和技术的具体实施。然而，应当理解，附图仅示出了本文所述的各种具体实施，并且不旨在限制本文所述的各种技术的实施方案。
[0004]图1示出了根据本文所述的各种具体实施的用于单个实例的具有冗余的存储器架构的图。
[0005]图2示出了根据本文所述的各种具体实施的用于单个实例的具有冗余的存储器架构的图。
[0006]图3示出了根据本文所述的各种具体实施的用于多个实例的具有冗余的存储器架构的图。
[0007]图4示出了根据本文所述的各种具体实施的用于在单个实例中使用列冗余技术的方法的图。
[0008]图5示出了根据本文所述的各种具体实施的用于在多个实例中使用列冗余技术的方法的图。
具体实施方式
[0009]本文所述的各种具体实施是指用于在物理电路设计中支持高密度存储器应用的列冗余技术。与具有冗余的存储器架构相关的各种存储器应用可用于提高存储器实例(例如像单个存储器实例和/或多个存储器实例)中的产率和功率、性能和面积(PPA)。一些工厂可设计具有冗余的存储器实例以便从而利用试图改善面积的各种物理电路设计解决方案提高产率。在各种实例中，与在存储器实例内侧实现冗余相比，在晶体管级处具有冗余、输入
‑
输出(IO)多路复用可更加面积有效。本文所述的一些解决方案提供SOC级IO多路复用以减少IO冗余的实例级面积开销。因此，本文所述的各种具体实施通过实现用于在与高密度存储器应用相关联的物理电路设计中支持这些高密度存储器应用的各种列冗余技术来提
供具有SoC移位多路复用的高密度存储器IO冗余。
[0010]本文将参考图1至图5描述提供具有冗余的存储器架构的各种具体实施。
[0011]图1示出了根据本文所述的各种具体实施的用于单个实例的具有冗余的存储器架构104的图100。存储器架构104可被配置用于列冗余应用。
[0012]在各种具体实施中，存储器架构104可被实现为具有各种集成电路(IC)部件的系统或设备，这些IC部件被布置和耦接在一起作为提供物理电路设计和相关结构的部分的组装或组合。在一些具体实施中，将存储器架构104设计、提供、制造和/或生产为集成系统或设备的方法可涉及使用本文所述的各种IC电路部件，以便从而实现与其相关联的各种相关制造方案和技术。此外，存储器架构104可与单个芯片上的计算电路和部件集成，并且存储器架构104可在用于汽车、电子、移动、服务器和物联网(IoT)应用包括远程传感器节点的各种嵌入式系统中实现和并入。
[0013]如图1所示，存储器架构104可被实现为包括具有冗余的存储器宏电路108的单个存储器实例。存储器宏电路108可包括布置成多个列与冗余的存储器单元(或位单元)阵列，该多个列与冗余包括设置在第一区域(R1)中的存储器单元的第一列(例如，LS列C1
‑
C4)以及设置在与该第一区域(R1)侧向地相反的第二区域(R2)中的存储器单元的第二列(例如，RS列C1
‑
C4)和存储器单元的冗余列(例如，冗余列RC1
‑
RC4)。第一列可是指左侧列(LS列C1
‑
C4)，第二列可是指右侧列(RS列C1
‑
C4)，并且另外，冗余列可是指冗余列(冗余列RC1
‑
RC4)。
[0014]存储器架构104可具有列移位逻辑部件114，该列移位逻辑部件被配置为从多个列(LS C1
‑
C4、RS C1
‑
C4、RC1
‑
RC4)接收数据，将来自第一区域(R1)中的第一列(LS C1
‑
C4)的数据移位到第二区域(R2)中的冗余列(RC1
‑
RC4)中的第一组冗余列(RC1
‑
RC2)，并且另外，将来自第二区域(R2)中的第二列(RS C1
‑
C4)的数据移位到第二区域(R2)中的冗余列(RC1
‑
RC4)中的第二组冗余列(RC3
‑
RC4)。在一些情况下，列移位逻辑部件114可被称为列解码和移位(CDS)逻辑部件。另外，列移位逻辑部件114可设置在SoC级(即，芯片上系统级)处和存储器实例108之外。另外，在SoC级，列移位逻辑部件114可被配置为将完整IO(即，完整输入
‑
输出逻辑部件)移位。
[0015]在一些具体实施中，存储器架构104可是指设置在半导体芯片的第一区中的单个存储器实例，并且列移位逻辑部件114可设置在半导体芯片的与第一区分开且不同的第二区中。另外，第一区域(R1)可定位(或设置)成与第一侧(例如像存储器架构104的左侧(LS))相邻，并且第二区域(R2)可定位(或设置)成与第二侧(例如像存储器架构104的与第一侧侧向地相反的右侧(RS))相邻。列移位逻辑部件114可将由第一侧中的第一列(LS C1
‑
C4)提供的数据在第二侧中的冗余列(RC1
‑
RC4)的方向上移位，并且列移位逻辑部件1114可将由第二侧中的第二列(RS C1
‑
C4)提供的数据在第二侧中的冗余列(RC1
‑
RC4)的方向上移位。
[0016]在一些具体实施中，存储器架构104可包括设置在第一区域(R1)与第二区域(R2)之间的行解码器逻辑电路(RowDec)，其中第一区域(R1)中的第一列(LS C1
‑
C4)可能够由行解码器逻辑(RowDec)在第一侧向方向上访问。第二区域(R2)中的第二列(RS C1
‑
C4)和冗余列(RC1
‑
RC4)可能够由行解码器逻辑(RowDec)在与第一侧向方向侧向地相反的第二侧向方向上访问。另外，行解码器逻辑(RowDec)可具有与第一区域(R1)中的第一列(LS C1
‑
C4)接口连接的第一核心本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，包括：存储器架构，所述存储器架构具有布置成多个列与冗余的存储器单元阵列，所述多个列与冗余包括设置在第一区域中的存储器单元的第一列以及设置在与所述第一区域侧向地相反的第二区域中的存储器单元的第二列和存储器单元的冗余列；以及列移位逻辑部件，所述列移位逻辑部件被配置为从所述多个列接收数据，将来自所述第一区域中的所述第一列的所述数据移位到所述第二区域中的所述冗余列中的第一组冗余列，并且将来自所述第二区域中的所述第二列的数据移位到所述第二区域中的所述冗余列中的第二组冗余列。2.根据权利要求1所述的设备，其中：所述存储器架构是指设置在半导体芯片的第一区中的存储器实例，并且所述列移位逻辑部件设置在所述半导体芯片的与所述第一区分开且不同的第二区中。3.根据权利要求1所述的设备，其中：所述第一区域定位成与所述存储器架构的第一侧相邻，所述第二区域定位成与所述存储器架构的与所述第一侧侧向地相反的第二侧相邻，所述列移位逻辑部件将由所述第一侧中的所述第一列提供的所述数据在所述第二侧中的所述冗余列的方向上移位，并且所述列移位逻辑部件将由所述第二侧中的所述第二列提供的所述数据在所述第二侧中的所述冗余列的方向上移位。4.根据权利要求1所述的设备，还包括：行解码器逻辑，所述行解码器逻辑设置在所述第一区域与所述第二区域之间，其中所述第一区域中的所述第一列能够由所述行解码器逻辑在第一侧向方向上访问，并且其中所述第二区域中的所述第二列和所述冗余列能够由所述行解码器逻辑在与所述第一侧向方向侧向地相反的第二侧向方向上访问。5.根据权利要求1所述的设备，还包括：数据访问逻辑，所述数据访问逻辑具有多个多路复用器，所述多个多路复用器包括设置在所述第一区域中的第一多路复用器以及设置在与所述第一区域侧向地相反的所述第二区域中的第二多路复用器和冗余多路复用器，其中所述第一多路复用器耦接到所述第一区域中的所述第一列，其中所述第二多路复用器耦接到所述第二区域中的所述第二列，并且其中所述冗余多路复用器耦接到所述第二区域中的所述冗余列。6.根据权利要求5所述的设备，还包括：控制逻辑，所述控制逻辑设置在所述第一区域与所述第二区域之间，其中所述第一区域中的所述第一多路复用器能够由所述控制逻辑在所述第一侧向方向上访问，并且其中所述第二区域中的所述第二多路复用器和所述冗余多路复用器能够由所述控制逻辑在与所述第一侧向方向侧向地相反的所述第二侧向方向上访问。7.根据权利要求5所述的设备，其中：所述第一多路复用器将所述列移位逻辑部件耦接到所述第一区域中的所述第一列，
所述第二多路复用器将所述列移位逻辑部件耦接到所述第二区域中的所述第二列，并且所述冗余多路复用器将所述列移位逻辑部件耦接到所述第二区域中的所述冗余列。8.一种设备，包括：多个存储器结构，所述多个存储器结构包括第一存储器结构和第二存储器结构，其中所述第一存储器结构具有多个列以及第一列，并且其中所述第二存储器结构具有多个列以及第二列和冗余列；以及列移位逻辑部件，所述列移位逻辑部件被配置为从所述多个列接收数据，将来自所述第一存储器结构中的所述第一列的所述数据移位到所述第二存储器结构中的所述冗余列，并且将来自所述第二存储器结构中的所述第二列的数据移位到所述第二存储器结构中的所述冗余列。9.根据权利要求8所述的设备，其中所述第一存储器结构与所述第二存储器结构分开且不同，并且其中所述列移位逻辑部件与所述第一存储器结构和所述第二存储器结构分开且不同。10.根据权利要求8所述的设备，其中：所述列移位逻辑部件耦接到所述第一存储器结构，以便将由所述第一存储器结构中的所述第一列提供的所述数据在所述第二存储器结构中的所述冗余列的方向上移位，并且所述列移位逻辑部件耦接到所述第二存储器结构，以便将由所述第二存储器结构中的所述第二列提供的所述数据在所述第二存储器结构中的所述冗余列的方向上移位。11.根据权利要求8所述的设备，还包括：第一行解码器...

【专利技术属性】
技术研发人员：庄耀强，安迪，
申请(专利权)人：Arm有限公司，
类型：发明
国别省市：