一种耐高压接口电路、接口设备及CMOS芯片制造技术

本发明专利技术实施例公开了一种耐高压接口电路、接口设备及CMOS芯片，所述耐高压接口电路包括：输入输出接口、信号输入接口、信号输出接口、使能信号接口、第一反相器、第二反相器、与非门、或非门、开关单元、第一控制单元、第二控制单元、第一隔离晶体管、第二隔离晶体管、上拉驱动晶体管和下拉驱动晶体管；基于所述耐高压接口电路，芯片可以直接与外部设备进行信号通信，外部设备输出的信号电压大于芯片的电源电压信号电压时，所述开关单元、所述第一控制单元、所述第二控制单元以及各隔离晶体管在保障芯片进行正常通信的同时，能够有效防止外部设备的信号通过上拉驱动晶体管或下拉驱动晶体管倒灌至所述芯片。管倒灌至所述芯片。管倒灌至所述芯片。

【技术实现步骤摘要】
一种耐高压接口电路、接口设备及CMOS芯片


[0001]本专利技术涉及电子电路
，尤其涉及一种耐高压接口电路、接口设备及CMOS芯片。

技术介绍

[0002]在芯片的输入输出接口上的电平经常会出现高于芯片工作电源电压的情况，例如CMOS芯片的输入输出接口上的工作电源电压一般不超过3.3V，而晶体管
‑
晶体管逻辑(transistor transistor logic，简称TTL)电平为5V。常规的CMOS芯片的接口电路如图1所示，此时如果5V的TTL电平接在CMOS芯片的输入输出接口上，而CMOS芯片内部工作电源VDD只有3.3V，就会使上拉驱动管MP1的寄生二极管出现倒灌电流现象，严重时会烧毁芯片。
[0003]现有的方案，需要在CMOS芯片的接口和TTL电平之间添加一个中间隔离设备，以防止CMOS芯片的损坏，这种方案成本较高，且在CMOS芯片需要连接外部设备时，操作较为复杂。

技术实现思路

[0004]为了解决上述技术问题，本申请实施例提供了一种耐高压接口电路、接口设备及CMOS芯片，具体方案如下：
[0005]第一方面，本申请实施例提供了一种耐高压接口电路，用于为CMOS芯片提供接口，所述耐高压接口电路包括：输入输出接口、信号输入接口、信号输出接口、使能信号接口、第一反相器、第二反相器、与非门、或非门、开关单元、第一控制单元、第二控制单元、第一隔离晶体管、第二隔离晶体管、上拉驱动晶体管和下拉驱动晶体管；
[0006]所述信号输入接口和所述信号输出接口均用于连接所述CMOS芯片，所述信号输入接口用于接收所述CMOS芯片发送的信号，所述信号输出接口用于向所述CMOS芯片输入信号；所述输入输出接口用于连接外部设备；
[0007]所述使能信号接口通过所述第一反相器连接所述与非门的第一输入端，所述使能信号接口还连接所述或非门的第一输入端，所述与非门的第二输入端和所述或非门的第二输入端均连接所述信号输入接口；
[0008]所述与非门的输出端通过所述第一控制单元连接所述上拉驱动晶体管的控制端，所述上拉驱动晶体管的源端用于接入电源电压信号，所述上拉驱动晶体管的漏端用于连接所述输入输出接口；
[0009]所述或非门的输出端连接所述下拉驱动晶体管的控制端，所述下拉驱动晶体管的源端接地，所述下拉驱动晶体管的漏端通过所述第一隔离晶体管连接所述输入输出接口；
[0010]所述输入输出接口通过分压电阻、第二隔离晶体管以及所述第二反相器连接所述信号输出接口；
[0011]所述第二控制单元的一端用于接入所述电源电压信号，所述第二控制单元的另一端连接所述上拉驱动晶体管的衬底端，所述第二控制单元用于在输入输出接口处电压大于
或等于预设电压阈值时关断，在输入输出接口处电压小于预设电压阈值时导通；
[0012]所述开关单元的一端通过所述分压电阻连接所述输入输出接口，所述开关单元的另一端连接所述上拉驱动晶体管的衬底端及控制端，所述开关单元用于在输入输出接口处电压大于或等于预设电压阈值时导通，在输入输出接口处电压小于预设电压阈值时关断。
[0013]根据本申请实施例的一种具体实施方式，所述第一控制单元包括第一控制晶体管和第二控制晶体管，所述第二控制单元包括第三控制晶体管和弱下拉晶体管组；
[0014]所述第三控制晶体管的源端用于接入所述电源电压信号，所述第三控制晶体管的漏端通过第一电位点连接所述上拉驱动晶体管的衬底端；
[0015]所述与非门的输出端分别通过所述第一控制晶体管和所述第二控制晶体管连接所述上拉驱动晶体管的控制端，其中，所述第一控制晶体管的控制端通过第二电位点连接所述第三控制晶体管的控制端，所述第二控制晶体管的控制端用于接入所述电源电压信号；
[0016]所述弱下拉晶体管组包括串联连接的预设数量的N型晶体管，其中，每一N型晶体管的控制端与漏端连接，所述每一N型晶体管的控制端电压由所述第二电位点的电压分压得到。
[0017]根据本申请实施例的一种具体实施方式，所述开关单元包括第一开关晶体管、第二开关晶体管和第三开关晶体管；
[0018]所述第一开关晶体管、所述第二开关晶体管和所述第三开关晶体管的控制端均用于接入所述电源电压信号；
[0019]所述第一开关晶体管、所述第二开关晶体管和所述第三开关晶体管的源端均通过所述分压电阻连接所述输入输出接口；
[0020]所述第一开关晶体管的漏端通过所述第一电位点分别连接所述第一开关晶体管、所述第二开关晶体管、所述第三开关晶体管、所述第一控制晶体管、所述上拉驱动晶体管和所述第三控制晶体管的衬底端；
[0021]所述第二开关晶体管的漏端通过所述第二电位点连接所述第三控制晶体管的控制端，所述三开关晶体管的漏端连接所述上拉驱动晶体管的控制端；
[0022]所述第一开关晶体管、所述第二开关晶体管、所述第三开关晶体管、所述第一控制晶体管、所述第三控制晶体管和所述上拉驱动晶体管均为P型晶体管，所述第二控制晶体管、所述第一隔离晶体管、所述第二隔离晶体管和所述下拉驱动晶体管均为N型晶体管。
[0023]根据本申请实施例的一种具体实施方式，所述第一控制晶体管的源端连接所述与非门的输出端，所述第一控制晶体管的漏端连接所述上拉驱动晶体管的控制端；
[0024]所述第二控制晶体管的源端连接所述与非门的输出端，所述第二控制晶体管的漏端连接所述上拉驱动晶体管的控制端。
[0025]根据本申请实施例的一种具体实施方式，所述下拉驱动晶体管的漏极连接所述第一隔离晶体管的源极，所述第一隔离晶体管的漏极连接所述输入输出接口；
[0026]所述第二隔离晶体管的源极通过所述分压电阻连接所述输入输出接口，所述第二隔离晶体管的漏极通过所述第二反相器连接所述信号输出接口。
[0027]根据本申请实施例的一种具体实施方式，当所述使能信号接口用于接入电源电压信号时，所述输入输出接口处于输入模式；当所述使能信号接口用于接入地信号时，所述输
入输出接口处于输出模式；
[0028]所述输入输出接口用于在所述输出模式下，向所述外部设备输出信号，所述输入输出接口用于在所述输入模式下，接收所述外部设备发送的信号。
[0029]根据本申请实施例的一种具体实施方式，当所述使能信号接口用于接入电源电压信号时，所述第二隔离晶体管导通；
[0030]若所述输入输出接口接收的信号的电压值大于或等于所述预设电压阈值，所述第一开关晶体管、所述第二开关晶体管和所述第三开关晶体管导通，所述第一控制晶体管、所述第二控制晶体管、所述第三控制晶体管、所述上拉驱动晶体管、所述下拉驱动晶体管和所述第一隔离晶体管均关断；
[0031]若所述输入输出接口接收的信号的电压值小于所述预设电压阈值，所述第一开关晶体管、所述第二开关晶体管和所述第三开关晶体管均关断，所述第一控制晶体管和所述第三控制晶体管均导通，所述上拉驱动晶体管、所述下拉驱动晶体管、所述第二控制晶体管和所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种耐高压接口电路，其特征在于，用于为CMOS芯片提供接口，所述耐高压接口电路包括：输入输出接口、信号输入接口、信号输出接口、使能信号接口、第一反相器、第二反相器、与非门、或非门、开关单元、第一控制单元、第二控制单元、第一隔离晶体管、第二隔离晶体管、上拉驱动晶体管和下拉驱动晶体管；所述信号输入接口和所述信号输出接口均用于连接所述CMOS芯片，所述信号输入接口用于接收所述CMOS芯片发送的信号，所述信号输出接口用于向所述CMOS芯片输入信号；所述输入输出接口用于连接外部设备；所述使能信号接口通过所述第一反相器连接所述与非门的第一输入端，所述使能信号接口还连接所述或非门的第一输入端，所述与非门的第二输入端和所述或非门的第二输入端均连接所述信号输入接口；所述与非门的输出端通过所述第一控制单元连接所述上拉驱动晶体管的控制端，所述上拉驱动晶体管的源端用于接入电源电压信号，所述上拉驱动晶体管的漏端用于连接所述输入输出接口；所述或非门的输出端连接所述下拉驱动晶体管的控制端，所述下拉驱动晶体管的源端接地，所述下拉驱动晶体管的漏端通过所述第一隔离晶体管连接所述输入输出接口；所述输入输出接口通过分压电阻、第二隔离晶体管以及所述第二反相器连接所述信号输出接口；所述第二控制单元的一端用于接入所述电源电压信号，所述第二控制单元的另一端连接所述上拉驱动晶体管的衬底端，所述第二控制单元用于在输入输出接口处电压大于或等于预设电压阈值时关断，在输入输出接口处电压小于预设电压阈值时导通；所述开关单元的一端通过所述分压电阻连接所述输入输出接口，所述开关单元的另一端连接所述上拉驱动晶体管的衬底端及控制端，所述开关单元用于在输入输出接口处电压大于或等于预设电压阈值时导通，在输入输出接口处电压小于预设电压阈值时关断。2.根据权利要求1所述的耐高压接口电路，其特征在于，所述第一控制单元包括第一控制晶体管和第二控制晶体管，所述第二控制单元包括第三控制晶体管和弱下拉晶体管组；所述第三控制晶体管的源端用于接入所述电源电压信号，所述第三控制晶体管的漏端通过第一电位点连接所述上拉驱动晶体管的衬底端；所述与非门的输出端分别通过所述第一控制晶体管和所述第二控制晶体管连接所述上拉驱动晶体管的控制端，其中，所述第一控制晶体管的控制端通过第二电位点连接所述第三控制晶体管的控制端，所述第二控制晶体管的控制端用于接入所述电源电压信号；所述弱下拉晶体管组包括串联连接的预设数量的N型晶体管，其中，每一N型晶体管的控制端与漏端连接，所述每一N型晶体管的控制端电压由所述第二电位点的电压分压得到。3.根据权利要求2所述的耐高压接口电路，其特征在于，所述开关单元包括第一开关晶体管、第二开关晶体管和第三开关晶体管；所述第一开关晶体管、所述第二开关晶体管和所述第三开关晶体管的控制端均用于接入所述电源电压信号；所述第一开关晶体管、所述第二开关晶体管和所述第三开关晶体管的源端均通过所述分压电阻连接所述输入输出接口；所述第一开关晶体管的漏端通过所述第一电位点分别连接所述第一开关晶体管、所述
第二开关晶体管、所述第三开关晶体管、所述第一控制晶体管、所述上拉...

【专利技术属性】
技术研发人员：周倩，胡眺，胡万成，
申请(专利权)人：湖南国科微电子股份有限公司，
类型：发明
国别省市：