用于测试片上系统的存储器的扫描链压缩技术方案

本公开的实施例涉及用于测试片上系统的存储器的扫描链压缩。提供了一种使用片上电路系统来测试芯片的存储器的方法。该方法包括，在捕获阶段中，在包括对应于第一n比特压缩结构的每个比特的n个第一阶段锁存器的第一n比特压缩结构处，接收用于存储器的n个存储器地址中的每个存储器地址的、在每个相应的第一阶段锁存器处的值，使得每个相应的第一阶段锁存器从存储器的存储器地址接收相应的值，n是大于1的整数，以及在捕获阶段中，将来自每个相应的第一阶段锁存器的值通过第一n比特压缩结构的压缩逻辑传递以输出单个压缩地址值，将单个压缩地址值提供给第一n比特压缩结构的第二阶段锁存器。段锁存器。段锁存器。

【技术实现步骤摘要】
用于测试片上系统的存储器的扫描链压缩
[0001]相关申请的交叉引用
[0002]本申请要求于2021年7月5日提交的标题为SCAN CHAIN COMPRESSION FOR DESIGN FOR TEST MEMORY TING OF A SYSTEM ON A CHIP的IN临时专利申请号202141030110的优先权，上述申请并入本文。


[0003]本公开涉及测试芯片的存储器，并且更具体地涉及测试片上系统(SoC)的存储器。

技术介绍

[0004]片上系统(SoC)测试算法需要测试不同的知识产权(IP)组件(例如，存储器块)。测试算法的很大一部分测试存储器块与存储器接口组件之间的互连以确保正确的连接性，以确保存储器接口上没有开路或短路，并且以确保没有卡住的逻辑故障(例如，永久接地、永久短路或未连接的网络)。SoC的存储器组件可以包括设计用于测试(DFT)的特征，该设计用于测试的特征用于将来自存储器的输入捕获到扫描链中，该扫描链可以被串行扫描出来以实现存储器接口的可观察性。该DFT特征可以包括主(primary)/辅(secondary)锁存器和输入复用器，以及存储在存储器中的逻辑。

技术实现思路

[0005]本公开提供了使用片上电路系统来测试芯片的存储器的方法。该方法可以包括：在捕获阶段中，在包括与第一n比特压缩结构的每个比特相对应的n个第一阶段锁存器的第一n比特压缩结构处，接收用于芯片的存储器的n个存储器地址中的每个存储器地址的、在每个相应的第一阶段锁存器处的值，使得每个相应的第一阶段锁存器从存储器的存储器地址接收相应的值，n是大于1的整数。该方法还包括：在捕获阶段中，将来自每个相应的第一阶段锁存器的值通过第一n比特压缩结构的压缩逻辑传递以输出单个压缩地址值，将单个压缩地址值提供给第一n比特压缩结构的第二阶段锁存器。另外，该方法可以包括：在测试阶段中，将作为来自第一n比特压缩结构的输出的第一n比特压缩结构的第二阶段锁存器的值与已知的正确值相比较，以确定与存储器的接口是否按期望操作。
[0006]此外，在一个实施例中，n的值可以为二。在另一个实施例中，n的值可以为四。
[0007]在另外的实施例中，四比特压缩结构可以包括：第一或非门，连接到四个第一阶段锁存器中的前两个第一阶段锁存器的输出；第二或非门，连接到四个第一阶段锁存器中的后两个第一阶段锁存器的输出；与非门，具有连接到第一或非门和第二或非门的输出的输入；以及第一复用器，连接到与非门的输出。此外，该方法可以包括：在捕获阶段中，将来自四个第一阶段锁存器中的前两个第一阶段锁存器的值传递到第一或非门的输入；在捕获阶段中，将来自四个第一阶段锁存器中的后两个锁存器的值传递到第二或非门的输入；以及在捕获阶段中，将与非门的输出作为单个压缩地址值传递到第一复用器。
[0008]在一个实施例中，该方法可以包括，在用于捕获四个第一阶段锁存器中的特定锁
存器的值的捕获阶段中，将四个第一阶段锁存器的其余三个锁存器的值设置为0，使得与非门的输出匹配特定锁存器的值，与非门的输出为单个压缩地址值，特定锁存器被连接到存储器的特定存储器地址；以及在用于测试与存储器的特定存储器地址的接口的测试阶段中，将作为来自四比特压缩结构的输出的四比特压缩结构的第二阶段锁存器的值与特定存储器地址的已知的正确值相比较，以确定与特定存储器地址的接口是否按期望操作。
[0009]在另一个实施例中，该方法可以包括在捕获阶段中，将来自第一复用器的单个压缩地址值传递到第二阶段锁存器；基于到第一复用器中的另一个输入，从捕获阶段切换到扫描阶段；以及在从捕获阶段切换到扫描阶段之后，将在到第一复用器中的其他输入上接收的值传递到第二阶段锁存器。
[0010]在另外的实施例中，该方法还可以包括在从捕获阶段切换到扫描阶段之后，将先前存储的单个压缩地址值从第二阶段锁存器传递到第二四比特压缩结构的锁存器。
[0011]在一个实施例中，该方法还可以包括根据芯片的扫描使能(SE)信号从捕获阶段切换到扫描阶段。
[0012]在另一个实施例中，四比特压缩结构可以包括：第一与非门，连接到四个第一阶段锁存器中的前两个第一阶段锁存器的输出；第二与非门，连接到四个第一阶段锁存器中的后两个第一阶段锁存器的输出；或非门，具有连接到第一与非门和第二与非门的输出的输入；以及第一复用器，连接到或非门的输出。此外，该方法可以包括在捕获阶段中，将来自四个第一阶段锁存器中的前两个第一阶段锁存器的值传递到第一与非门的输入；在捕获阶段中，将来自四个第一阶段锁存器的后两个第一阶段锁存器的值传递到第二与非门的输入；以及在捕获阶段中，将或非门的输出作为单个压缩地址值传递到第一复用器。
[0013]在一个实施例中，该方法还可以包括：在用于捕获四个第一阶段锁存器中的特定锁存器的值的捕获阶段中，将四个第一阶段锁存器中的其余三个锁存器的值设置为1，使得或非门的输出匹配特定锁存器的值，或非门的输出为单个压缩地址值，特定锁存器被连接到存储器的特定存储器地址；以及在用于测试与存储器的特定存储器地址的接口的测试阶段中，将作为来自四比特压缩结构的输出的四比特压缩结构的第二阶段锁存器的值与特定存储器地址的已知的正确值相比较，以确定与特定存储器地址的接口是否按期望操作。
[0014]在另一个实施例中，四比特压缩结构可以包括：第一异或门，连接到四个第一阶段锁存器中的前两个第一阶段锁存器的输出；第二异或门，连接到四个第一阶段锁存器中的后两个第一阶段锁存器的输出；与非门，具有连接到第一异或门和第二异或门的输出的输入；以及第一复用器，连接到异或门的输出。此外，该方法可以包括在捕获阶段中，将来自四个第一阶段锁存器中的前两个第一阶段锁存器的值传递到第一异或门的输入；在捕获阶段中，将来自四个第一阶段锁存器中的后两个第一阶段锁存器的值传递到第二异或门的输入；以及在捕获阶段中，将与非门的输出作为单个压缩地址值传递到第一复用器。
[0015]在另外的实施例中，在用于捕获四个第一阶段锁存器中的特定锁存器的值的捕获阶段中，将四个第一阶段锁存器中的其余三个锁存器的值设置为1，使得或非门的输出匹配特定锁存器的值，或非门的输出为单个压缩地址值，特定锁存器被连接到存储器的特定存储器地址；以及在用于测试与存储器的特定存储器地址的接口的测试阶段中，将四比特压缩结构的第二阶段锁存器的值与特定存储器地址的已知的正确值相比较，以确定与特定存储器地址的接口是否按期望操作，四比特压缩结构的第二阶段锁存器的值是特定锁存器的
值。
[0016]在一个实施例中，四比特压缩结构可以包括：第一异或门，连接到四个第一阶段锁存器中的前两个第一阶段锁存器的输出；第二异或门，连接到四个第一阶段锁存器中的后两个第一阶段锁存器的输出；与非门，具有连接到第一异或门和第二异或门的输出的输入；以及第一复用器，连接到异或门的输出。此外，该方法可以包括在捕获阶段中，将来自四个第一阶段锁存器中的前两个第一阶段锁存器的值传递到第一异或门的输入；在捕获阶段中，将来自四个第一阶本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种使用片上电路系统测试芯片的存储器的方法，所述方法包括：在捕获阶段中，在包括与第一n比特压缩结构的每个比特相对应的n个第一阶段锁存器的所述第一n比特压缩结构处，接收用于所述芯片的所述存储器的n个存储器地址中的每个存储器地址的、在每个相应的第一阶段锁存器处的值，使得每个相应的第一阶段锁存器从所述存储器的存储器地址接收相应的值，n是大于1的整数；在所述捕获阶段中，将来自每个相应的第一阶段锁存器的值通过所述第一n比特压缩结构的压缩逻辑传递，以输出单个压缩地址值，以及将所述单个压缩地址值提供给所述第一n比特压缩结构的第二阶段锁存器；以及在测试阶段中，将作为来自所述第一n比特压缩结构的输出的所述第一n比特压缩结构的所述第二阶段锁存器的所述单个压缩地址值与期望值相比较，以确定与所述存储器的接口是否按期望操作。2.根据权利要求1所述的方法，其中n的值为四。3.根据权利要求1所述的方法，还包括：在用于捕获四个第一阶段锁存器中的特定锁存器的值的所述捕获阶段中，将所述四个第一阶段锁存器中的其余三个锁存器的值设置为0，使得四比特压缩结构的与非门的输出匹配所述特定锁存器的所述值，所述与非门的所述输出为所述单个压缩地址值，所述特定锁存器被连接到所述存储器的特定存储器地址；以及在用于测试与所述存储器的所述特定存储器地址的接口的所述测试阶段中，将作为来自所述四比特压缩结构的输出的所述四比特压缩结构的所述第二阶段锁存器的所述值与所述特定存储器地址的已知的正确值相比较，以确定与所述特定存储器地址的所述接口是否按期望操作。4.根据权利要求2所述的方法，还包括：在所述捕获阶段中，将来自第一复用器的所述单个压缩地址值传递到所述第二阶段锁存器；基于到所述第一复用器中的另一个输入，从所述捕获阶段切换到扫描阶段；以及在从所述捕获阶段切换到所述扫描阶段之后，将在到所述第一复用器中的其他输入上接收的值传递到所述第二阶段锁存器。5.根据权利要求4所述的方法，还包括：在从所述捕获阶段切换到所述扫描阶段之后，将先前存储的所述单个压缩地址值从所述第二阶段锁存器传递到第二四比特压缩结构的锁存器。6.根据权利要求4所述的方法，还包括：根据所述芯片的扫描使能(SE)信号，从所述捕获阶段切换到所述扫描阶段。7.根据权利要求2所述的方法，还包括：在用于捕获四个第一阶段锁存器中的特定锁存器的值的所述捕获阶段中，将所述四个第一阶段锁存器中的其余三个锁存器的值设置为1，使得四比特压缩结构的或非门的输出匹配所述特定锁存器的所述值，所述或非门的所述输出为所述单个压缩地址值，所述特定锁存器被连接到所述存储器的特定存储器地址；以及在用于测试与所述存储器的所述特定存储器地址的接口的所述测试阶段中，将作为来自所述四比特压缩结构的输出的所述四比特压缩结构的所述第二阶段锁存器的所述值与
所述特定存储器地址的已知的正确值相比较，以确定与所述特定存储器地址的所述接口是否按期望操作。8.根据权利要求1所述的方法，还包括：在扫描阶段中，将所述第一n比特压缩结构的所述第二阶段锁存器的所述值传递给第二n比特压缩结构的锁存器；以及在所述捕获阶段中，在包括与所述第二n比特压缩结构的每个比特相对应的n个第一阶段锁存器的所述第二n比特压缩结构处，接收用于所述存储器的n个存储器地址中的每个存储器地址的、在每个相应的第一阶段锁存器处的值，使得所述第二n比特压缩结构的每个相应的第一阶段锁存器从所述存储器的存储器地址接收相应的值，n是大于1的整数。9.根据权利要求8所述的方法，还包括：在所述测试阶段中，将作为来自所述第二n比特压缩结构的输出的所述第二n比特压缩结构的所述第二阶段锁存器的所述值与期望值相比较，以确定所述存储器是否按期望操作。10.一种用于测试芯片的存储器的系统，所述系统包括：第一n比特压缩结构，包括与所述第一n比特压缩结构的每个比特相对应的n个第一阶段锁存器，所述第一n比特压缩结构被配置为在捕获阶段中，接收用于所述存储器的n个存储器地址中的每个存储器地址的、在每个相应的第一阶段锁存器处的值，使得每个相应的第一阶段锁存器从所述存储器的存储器地址接收相应的值，n是大于1的整数，其中所述第一n比特压缩结构还包括压缩逻辑和第二阶段锁存器，使得在所述捕获阶段中，所述值从每个相应的第一阶段锁存器通过所述压缩逻辑被传递，以输出单个压缩地址值，并且所述单个压缩地址值被提供给所述第二阶段锁存器。11.根据权利要求10所述的系统，还包括测试逻辑，所述测试逻辑被配置为在所述测试阶段中，将作为来自所述第一n比特压缩结构的输出的所述第一n比特压缩结构的所述第二阶段锁存器的所述值与值相比较，以确定与所述存储器的接口是否按期望操作。12.根据权利要求11所述的系统，其中n的值为四。13.根据权利要求12所述的系统，其中四比特压缩结构包括：第一或非门，连接到四个第一阶段锁存器中的前两个第一阶段锁存器的输出，并且被配置为在捕获阶段中，接收来自四个第一阶段锁存器中的前两个第一阶段锁存器的值作为输入；第二或非门，连接到所述四个第一阶段锁存器中的后两个第一阶段锁存器的输出，并且被配置为在捕获阶段中，接收来自所述四个第一阶段锁存器中的后两个第一阶段锁存器的值作为输入；与非门，具有连接到所述第一或非门和所述第二或非门的输出的输入，并且被配置为在所述捕获阶段中，接收所述第一或非门和所述第二或非门的输出作为所述单个压缩值；以及第一复用器，连接到所述与非门的输出，并且被配置为接收所述与非门的所述输出。14.根据权利要求12所述的系统，其中四比特压缩结构包括：第一与非门，连接到四个第一阶...

【专利技术属性】
技术研发人员：H，
申请(专利权)人：美商新思科技有限公司，
类型：发明
国别省市：