检测NVM阵列中的字线漏电和工艺缺陷的电路和方法技术

本公开的实施例涉及检测NVM阵列中的字线漏电和工艺缺陷的电路和方法。集成电路管芯包括存储器扇区，每个存储器扇区包括存储器阵列。管芯包括电压调节器，其具有由输出电压驱动，从而生成栅极电压的第一晶体管，该输出电压是基于恒定电流和漏电电流之间的差异而生成的。选择电路选择性地将栅极电压耦接到多个存储器扇区中的选定一个。漏电检测器电路以输出电压驱动第二晶体管，从而基于可变电流和恒定电流的副本之间的差异来生成复制电压，响应于复制电压大于栅极电压而增加可变电流，并且响应于复制电压小于栅极电压而使漏电检测信号生效，该漏电检测信号指示存储器阵列内的过量漏电。量漏电。量漏电。

【技术实现步骤摘要】
检测NVM阵列中的字线漏电和工艺缺陷的电路和方法
[0001]相关申请
[0002]本申请要求于2021年7月6日提交的美国专利号63/218,621临时申请的优先权，其内容通过引用整体并入。


[0003]本公开涉及非易失性存储器领域，并且，具体涉及用于确定在非易失性存储器阵列中的工艺缺陷(如过量行解码器漏电、字线漏电和位线漏电)的存在的电路和技术。本公开提供了可以在制造的电子晶片分类阶段使用的片上测试电路。

技术介绍

[0004]非易失性存储器(NVM)被用于现代世界中的许多电子设备中。NVM被形成在专用管芯上，或与其他组件(例如，片上系统)一起被形成在管芯上。
[0005]如图1中所示，在制造期间，在晶片10上形成多个包含NVM阵列的管芯11。样本管芯11包括i个扇区Sector[0],...,Sector[i]，每个扇区包含以行和列布置的存储器单元C的阵列19。每个阵列19具有m
×
n的大小，其中m是列数，n是行数。每行中的存储器单元C通过来自字线WL[0],...,WL[n]之中的字线控制，并且每列中的存储器单元C可以经由位线/互补位线对BL[0],...,BL[m]来读出或写入。行解码器和电平移位电路15接收从地址预解码的行地址并对行地址的位进行解码。列解码器电路17接收从地址预解码的列地址并且对列地址的位进行解码。
[0006]在读取模式中，要被选择而用于读取/写入的Sector[0],...,Sector[i]可以根据地址来确定，并通过关联的开关S0,...,Si的致动来进行选择。开关Sw被闭合，以将读取调节器12连接到选定扇区。由列解码器17使用的列地址被用来经由列多路复用器18选择多条位线BL[0],...,BL[m]，并且由行解码器15使用行地址以通过相应的字线驱动器D0,...,Dn使字线WL[0],...,WL[n]中的一个字线生效来选择和致动字线WL[0],...,WL[n]中的一个字线。字线驱动器D0,...,Dn由读取电压Vread来馈电。
[0007]在制造期间，期望知道给定管芯上的NVM阵列是否包含由行解码器的过量漏电电流、由字线的过量漏电电流、或者由位线的过量漏电电流所证明的工艺错误。通常，这是通过如下操作来执行的：打开开关Sw以将读取电压Vread提供给字线驱动器D0,...,Dn，闭合测试启用开关S_EN_test，并将外部读取电压强加到连接到选定扇区Sector[0],...,Sector[i]的焊盘13上，以供其行解码器15使用。通过监视从提供外部电压的外部电压源(未明确示出)引出的电流并将该电流与预期电流进行比较，可以确定管芯11是否经受工艺错误。
[0008]虽然这种技术起作用，但是由于需要额外的焊盘来施加外部读取电压，所以它消耗过多的片上面积。此外，由于使用外部读取电压，需要外部测试装置执行测试，致使大批量的这种管芯11的测试变得缓慢且繁重。
[0009]如此，需要进一步开发确定管芯上的NVM阵列是否经受工艺错误的方法。

技术实现思路

[0010]本文公开了一种包括多个存储器扇区的集成电路管芯，每个存储器扇区包括存储器阵列。该集成电路管芯具有电压调节器，该电压调节器包括由输出电压驱动，从而生成栅极电压的第一晶体管，该输出电压是基于恒定电流和漏电电流之间的差异而生成的。选择电路被配置为选择性地将栅极电压耦接到多个存储器扇区中的选定一个。漏电检测器电路被配置为：以输出电压驱动第二晶体管，从而基于可变电流和恒定电流的副本之间的差异来生成复制电压；响应于复制电压大于栅极电压，增加可变电流；并且响应于复制电压小于栅极电压而使漏电检测信号生效，该漏电检测信号指示存储器扇区中的该选定一个的存储器阵列内的过量漏电。
[0011]为了检测存储器扇区中的该选定一个的行解码器内的过量漏电，漏电检测器电路可以被配置为：a)取消选择存储器扇区中的该选定一个的存储器阵列内的所有字线；b)将可变电流设置为具有在零阈值内的幅值；c)响应于复制电压大于栅极电压，将可变电流增加给定量，并等待给定时间段；d)如果可变电流增加给定量导致复制电压变得小于栅极电压，则使漏电检测信号生效，从而指示存储器扇区中的该选定一个的行解码器内的过量漏电；并且e)如果可变电流增加给定量未导致复制电压变得小于栅极电压，则返回c)。
[0012]为了检测存储器扇区中的该选定一个的字线内的过量漏电，漏电检测器电路还可以被配置为：f)选择存储器扇区中的该选定一个的存储器阵列内的字线，同时保持其余字线不被选择；g)等待给定时间段；h)如果字线的选择导致栅极电压变得小于复制电压，则使漏电检测信号失效，从而指示存储器扇区中的该选定一个的选定字线内的过量漏电；并且i)如果字线的选择未导致栅极电压变得小于复制电压，则使漏电检测信号生效，从而指示选定位线内没有过量漏电。
[0013]为了检测存储器扇区中的该选定一个的位线内的过量漏电，漏电检测器电路可以被配置为：a)取消选择存储器扇区中的该选定一个的存储器阵列内的所有字线，选择存储器阵列内的一条位线；b)将可变电流设置为具有在零阈值内的幅值；c)响应于复制电压大于栅极电压，将可变电流增加给定量，并等待给定时间段；d)如果可变电流增加给定量导致复制电压变得小于栅极电压，则使漏电检测信号生效，从而位线内过量漏电；并且e)如果可变电流增加给定量未导致复制电压变得小于栅极电压，则返回c)。
附图说明
[0014]图1是在其上形成有多个集成电路管芯的现有技术晶片的示意表示，其中每个集成电路管芯具有可用于执行漏电电流测试的内置测试电路。
[0015]图2是如本文所公开的具有可用于执行行解码器漏电检测和字线漏电检测的内置测试电路的集成电路管芯的第一实施例的示意框图。
[0016]图3A是示出用于操作图2的集成电路管芯以用于执行行解码器漏电检测的步骤的流程图。
[0017]图3B是示出用于操作图2的集成电路管芯以用于执行字线漏电检测的步骤的流程图。
[0018]图4是如本文所公开的具有可用于执行行解码器漏电检测和字线漏电检测的内置测试电路的集成电路管芯的第二实施例的示意框图。
[0019]图5是如本文所公开的具有可用于执行行解码器漏电检测和字线漏电检测的内置测试电路的集成电路管芯的第三实施例的示意框图。
[0020]图6是如本文所公开的具有可用于执行行解码器漏电检测和字线漏电检测的内置测试电路的集成电路管芯的第四实施例的示意框图。
[0021]图7是如本文所公开的具有可用于执行位线漏电检测的内置测试电路的集成电路管芯的第一实施例的示意框图。
[0022]图8是示出用于操作图7的集成电路管芯以用于执行位线漏电检测的步骤的流程图。
[0023]图9是如本文所公开的具有可用于执行位线漏电检测的内置测试电路的集成电路管芯的第二实施例的示意框图。
[0024]图10是如本文所公开的具有可用于执行位线检测的内置测试电路的集成电路管芯的第三实施例的示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种包括多个存储器扇区的集成电路管芯，每个存储器扇区包括存储器阵列，所述集成电路管芯包括：电压调节器，所述电压调节器包括由输出电压驱动，从而生成栅极电压的第一晶体管，所述输出电压是基于恒定电流和漏电电流之间的差异而生成的；选择电路，所述选择电路被配置为选择性地将所述栅极电压耦接到所述多个存储器扇区中的选定一个；以及漏电检测器电路，所述漏电检测器电路被配置为：以所述输出电压驱动第二晶体管，从而基于可变电流和所述恒定电流的副本之间的差异来生成复制电压；响应于所述复制电压大于所述栅极电压，增加所述可变电流；以及响应于所述复制电压小于所述栅极电压，使漏电检测信号生效，所述漏电检测信号指示所述存储器扇区中的所述选定一个的所述存储器阵列内的过量漏电。2.根据权利要求1所述的集成电路，其中所述漏电检测器电路被配置为通过操作进行以下各项，以检测所述存储器扇区中的所述选定一个的行解码器内的过量漏电：a)取消选择所述存储器扇区中的所述选定一个的所述存储器阵列内的所有字线；b)将所述可变电流设置为具有在零阈值内的幅值；c)响应于所述复制电压大于所述栅极电压，将所述可变电流增加给定量，并等待给定时间段；d)当所述可变电流增加所述给定量导致所述复制电压变得小于所述栅极电压时，使所述漏电检测信号生效，从而指示所述存储器扇区中的所述选定一个的所述行解码器内的过量漏电；以及e)当所述可变电流增加所述给定量未导致所述复制电压变得小于所述栅极电压时，返回c)。3.根据权利要求2所述的集成电路，其中所述漏电检测器电路还被配置为通过操作进行以下各项，以检测所述存储器扇区中的所述选定一个的字线内的过量漏电：f)选择在所述存储器扇区中的所述选定一个的所述存储器阵列内的字线，同时保持其余字线不被选择；g)等待给定时间段；h)当所述字线的选择导致所述栅极电压变得小于所述复制电压时，使所述漏电检测信号失效，从而指示所述存储器扇区中的所述选定一个的选定字线内的过量漏电；以及i)当所述字线的选择未导致所述栅极电压变得小于所述复制电压时，使所述漏电检测信号生效，从而指示选定字线内没有过量漏电。4.根据权利要求1所述的集成电路，还包括：被配置为生成所述恒定电流的电流源；以及被配置为生成所述恒定电流的所述副本的电流镜装置。5.根据权利要求1所述的集成电路，其中所述漏电检测器电路包括：可变电流源，所述可变电流源被配置为响应于控制信号来生成所述可变电流；比较器，所述比较器被配置为将所述栅极电压与所述复制电压进行比较，并且响应于所述复制电压小于所述栅极电压而使所述漏电检测信号生效；以及控制电路，所述控制电路被配置为生成所述控制信号，并且响应于使所述漏电检测信
号生效而递增所述控制信号。6.根据权利要求1所述的集成电路，其中所述电压调节器包括：比较器，所述比较器被配置为基于参考电压和反馈电压之间的比较来生成输出电压；以及其中所述第一晶体管具有被耦接以接收所述输出电压的控制端子，并且具有第一导电端子，所述栅极电压在所述第一端子处生成。7.根据权利要求6所述的集成电路，还包括：其中所述第二晶体管具有被耦接以接收来自所述电压调节器的所述比较器的所述输出电压的控制端子，并且具有第一导电端子，所述复制电压在所述第一导电端子处基于所述可变电流和所述恒定电流的所述副本之间的所述差异而生成；其中所述第二晶体管是所述第一晶体管的副本；可变电流源，所述可变电流源被耦接到所述第二晶体管的所述第一导电端子，并且被配置为响应于控制信号来生成所述可变电流；比较器，所述比较器具有非反相输入、反相输入以及输出，所述非反相输入被耦接以接收所述栅极电压，所述反相输入耦接到所述第二晶体管的所述第一导电端子，响应于所述复制电压小于所述栅极电压而使所述漏电检测信号在所述输出处生效；以及控制电路，所述控制电路被配置为生成所述控制信号，并且响应于使所述漏电检测信号生效而递增所述控制信号。8.根据权利要求7所述的集成电路，其中所述第一晶体管包括第一PMOS晶体管，所述第一PMOS晶体管具有源极、漏极以及栅极，所述第一PMOS晶体管的源极耦接到电源电压，所述栅极电压在所述第一PMOS晶体管的漏极处产生，所述第一PMOS晶体管的栅极被耦接以接收所述比较器的所述输出电压；并且其中所述第二晶体管包括第二PMOS晶体管，所述第二PMOS晶体管具有源极、漏极以及栅极，所述第二PMOS晶体管的源极耦接到电源电压，所述复制电压在所述第二PMOS晶体管的漏极处产生，所述第二PMOS晶体管的栅极被耦接以接收所述比较器的所述输出电压。9.根据权利要求8所述的集成电路，其中所述电压调节器的所述比较器包括非反相端子、反相端子以及输出，非反相端子被耦接以接收参考电压，反相端子被耦接以接收所述反馈电压，所述输出电压在所述比较器的输出处生成；并且其中所述电压调节器还包括电阻，所述电阻耦接在所述第一PMOS晶体管的所述漏极和所述电压调节器的所述比较器的所述反相端子之间。10.根据权利要求9所述的集成电路，还包括：电流源，所述电流源被配置为生成所述恒定电流；以及电流镜，所述电流镜具有输入、第一输出和第二输出，所述输入被耦接以接收所述恒定电流，所述恒定电流的所述副本在第一输出和第二输出处被吸入，所述第一输出耦接到所述电阻，所述第二输出耦接到所述漏电检测器的所述比较器的所述反相输入。11.根据权利要求7所述的集成电路，还包括：被配置为生成所述恒定电流的电流源；以及被配置为生成所述恒定电流的所述副本的电流镜装置。12.根据权利要求6所述的集成电路，还包括：其中所述第二晶体管具有被耦接以接收来自所述电压调节器的所述比较器的所述输
出电压的控制端子，并且具有第一导电端子，所述复制电压在所述第一导电端子处基于所述可变电流和所述恒定电流...

【专利技术属性】
技术研发人员：V，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：