输入缓冲电路以及半导体存储器制造技术

本发明专利技术提供了一种输入缓冲电路以及半导体存储器。所述输入缓冲电路在输入端与负载模块的第一端之间设置了补偿模块，增大了输出端的电流，能够及时地将所述输入端的电压变化传递至输出端，使得输出端能够及时接收到输入端的电压变化，避免输出信号失真，解决了输入缓冲电路的信号衰减问题，提高了所述输入缓冲电路的灵敏度，避免系统内部的命令传送受到影响。响。响。

【技术实现步骤摘要】
输入缓冲电路以及半导体存储器


[0001]本专利技术涉及电子电路领域，尤其涉及一种输入缓冲电路以及半导体存储器。

技术介绍

[0002]输入缓冲电路是集成电路中不可缺少的基本模块，它可以被配置为针对一个阈值电压进行电压检测，以便确认输入信号的电压是否高于或低于所述阈值电压。基于CMOS的逻辑器件组成的输入缓冲器，一般被配置为从外部接收高或低电压信号，然后提供对应于所述高或低电压信号的逻辑状态。当输入信号的电压高于阈值电压时，输出逻辑电平由第一电平变为第二电平，当输入信号的电压低于阈值电压时，输出逻辑电平由第二电平变为第一电平；或者，当输入信号的电压高于阈值电压时，输出逻辑电平由第二电平变为第一电平，当输入信号的电压低于阈值电压时，输出逻辑电平由第一电平变为第二电平，其中，所述第一电平为低电平，所述第二电平为高电平。
[0003]图1是现有的一种具有输入缓冲模块的电路图。请参阅图1，输入缓冲模块10的第一输入端Input接收输入信号，第二输入端ref接收参考信号，输出端Output输出输出信号，所述输出信号输入至内部电路11。当输入信号的电压高于参考信号的电压(阈值电压)时，输出端Output输出信号的逻辑电平由由第一电平变为第二电平，当输入信号的电压低于参考信号的电压时，输出端Output输出信号的逻辑电平由第二电平变为第一电平；或者当输入信号的电压高于参考信号的电压(阈值电压)时，输出端Output输出信号的逻辑电平由由第二电平变为第一电平，当输入信号的电压低于参考信号的电压时，输出端Output输出信号的逻辑电平由第一电平变为第二电平，从而实现对输入信号的鉴别与比较，其中，所述第一电平为低电平，所述第二电平为高电平。
[0004]但是，现有的输入缓冲模块的灵敏度较差，无法满足需求。

技术实现思路

[0005]本专利技术所要解决的技术问题是提供一种输入缓冲电路以及半导体存储器，能够补偿输入缓冲电路的信号衰减，提高输入缓冲电路的灵敏度。
[0006]为了解决上述问题，本专利技术提供了一种输入缓冲电路，包括输入端、输出端、参考端及输入缓冲单元，所述输入端用于接收输入信号，所述输出端用于输出输出信号，所述参考端用于接收参考信号，所述输入缓冲单元包括：
[0007]输入模块，包括第一输入端、第二输入端、第一输出端、第二输出端及控制端，所述第一输入端作为所述输入缓冲电路的输入端，所述第二输入端作为所述输入缓冲电路的参考端；
[0008]负载模块，包括第一端、第二端及控制端，所述第一端与所述输入模块的第一输出端电连接，并作为所述输入缓冲电路的输出端，所述第二端与所述输入模块的第二输出端电连接，所述控制端与第一外部电压电连接；
[0009]电流源模块，分别与所述输入模块的控制端及第二外部电压电连接，为所述输入
缓冲电路提供基准电流；
[0010]补偿模块，包括第一端及第二端，所述补偿模块的第一端与所述输入模块的第一输入端电连接，所述补偿模块的第二端与所述负载模块的第二端电连接，用于将所述输入信号的电压变化传递到所述负载模块，以扩大所述输入缓冲电路的有效输出电流的幅度。
[0011]本专利技术还提供一种半导体存储器，其包括上述输入缓冲电路。
[0012]本专利技术输入缓冲电路在输入端与负载模块的第一端之间设置了补偿模块，增大了输出端的电流，能够及时地将所述输入端的电压变化传递至输出端，使得输出端能够及时接收到输入端的电压变化，避免输出信号失真，解决了输入缓冲电路的信号衰减问题，提高了所述输入缓冲电路的灵敏度，避免系统内部的命令传送受到影响。
附图说明
[0013]图1是现有的一种具有输入缓冲模块的电路图；
[0014]图2是本专利技术第一实施例提供的输入缓冲电路的电路图；
[0015]图3是本专利技术第二实施例提供的输入缓冲电路的电路图；
[0016]图4是本专利技术第三实施例提供的输入缓冲电路的电路图；
[0017]图5是本专利技术第四实施例提供的输入缓冲电路的电路图；
[0018]图6是本专利技术第五实施例提供的输入缓冲电路的电路图；
[0019]图7是本专利技术第六实施例提供的输入缓冲电路的电路图；
[0020]图8是对本专利技术第一实施例的输入缓冲电路与第二实施例的输入缓冲电路进行测试的波形图。
具体实施方式
[0021]下面结合附图对本专利技术提供的一种输入缓冲电路以及半导体存储器的具体实施方式做详细说明。
[0022]图2是本专利技术第一实施例提供的输入缓冲电路的电路图，请参阅图2，所述输入缓冲电路包括第一NMOS晶体管N1、第二NMOS晶体管N2、第一PMOS晶体管P1及第二PMOS晶体管P2。
[0023]所述第一NMOS晶体管N1的栅极与输入端Input电连接，源极与电流源Bias电连接，漏极与输出端Output电连接。所述第二NMOS晶体管N2的栅极与参考电压Vref电连接，源极与电流源Bias电连接。所述第一PMOS晶体管P1的栅极与所述第二NMOS晶体管N2的漏极电连接，源极与外部电源电压电连接，漏极与输出端Output电连接。所述第二PMOS晶体管P2的栅极及漏极均与所述第二NMOS晶体管N2的漏极电连接，源极与外部电源电压电连接。所述输入端Input接收输入信号，所述输出端输出输出信号至内部电路。所述输入缓冲电路的输入端Input输入的电压信号与参考电压Vref进行比较，若输入端Input输入的电压大于参考电压，则输出端输出低电平，若输入端Input输入的电压小于参考电压，则输出端输出高电平，从而实现电压信号向内部电路的传输。
[0024]在实际操作中，输入缓冲电路的输出端信号失真，使得内部电路接收的信号失真，系统内部的命令传送受到影响。
[0025]专利技术人经过长期研究及分析发现，造成输入缓冲电路的输出端信号失真的原因在
于，CPU发送命令时，信号会经过通道(channel)衰减，高频信号更为明显，所以信号传送到输入缓冲电路的输入端时电压幅度已经缩小，而当输入缓冲电路的输入端Input输入的电压仅比参考电压略大时，所述输入缓冲电路无法识别两者的电压差信号，输入端输入的电压变化无法传递至输出端，导致输出端无法及时接收到输入端的电压变化，使得输出信号失真，不能满足要求。
[0026]因此，本专利技术提出一种输入缓冲电路，其能够使输入端Input的电压变化及时传递到输出端，使得输出端能够及时接收到输入端的电压变换，避免输出信号失真，提高输入缓冲电路的灵敏度。
[0027]图3是本专利技术第二实施例提供的输入缓冲电路的电路图。请参阅图3，所述输入缓冲电路包括输入端Input、输出端Output、参考端Ref及输入缓冲单元30。
[0028]所述输入端Input用于接收输入信号。CPU发送给内部电路的命令作为所述输入端Input的输入信号。所述输出端Output与内部电路电连接，用于输出输出信号。所述输出端Output输出的输出信号作为内部电路的输入信号，从而实现本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种输入缓冲电路，其特征在于，包括输入端、输出端、参考端及输入缓冲单元，所述输入端用于接收输入信号，所述输出端用于输出输出信号，所述参考端用于接收参考信号，所述输入缓冲单元包括：输入模块，包括第一输入端、第二输入端、第一输出端、第二输出端及控制端，所述第一输入端作为所述输入缓冲电路的输入端，所述第二输入端作为所述输入缓冲电路的参考端；负载模块，包括第一端、第二端及控制端，所述第一端与所述输入模块的第一输出端电连接，并作为所述输入缓冲电路的输出端，所述第二端与所述输入模块的第二输出端电连接，所述控制端与第一外部电压电连接；电流源模块，分别与所述输入模块的控制端及第二外部电压电连接，为所述输入缓冲电路提供基准电流；补偿模块，包括第一端及第二端，所述补偿模块的第一端与所述输入模块的第一输入端电连接，所述补偿模块的第二端与所述负载模块的第二端电连接，用于将所述输入信号的电压变化传递到所述负载模块，以扩大所述输入缓冲电路的有效输出电流的幅度。2.根据权利要求1所述的输入缓冲电路，其特征在于，所述输入模块包括：第一NMOS晶体管，所述第一NMOS晶体管的栅极作为所述输入模块的第一输入端，漏极作为所述输入模块的第一输出端，源极作为所述输入模块的控制端；第二NMOS晶体管，所述第二NMOS晶体管的栅极作为所述输入模块的第二输入端，漏极作为所述输入模块的第二输出端，源极与所述第一NMOS晶体管的源极电连接。3.根据权利要求2所述的输入缓冲电路，其特征在于，所述负载模块包括：第一PMOS晶体管，所述第一PMOS晶体管的栅极作为所述负载模块的第二端，漏极作为所述负载模块的第一端，源极作为所述负载模块的控制端；第二PMOS晶体管，所述第二PMOS晶体管的栅极及漏极均与所述第一PMOS晶体管的栅极电连接，源极与所述第一PMOS晶体管的源极电连接。4.根据权利要求3所述的输入缓冲电路，其特征在于，所述第一外部电压为电源电压，所述第二外部电压为接地电压。5.根据权利要求1所述的输入缓冲电路，其特征在于，所述输入模块包括：第三PMOS晶体管，所述第三PMOS晶体管的栅极作为所述输入模块的第一输入端，漏极作为所述输入模块的第一输出端，源极作为所述输入模块的控制端；第四PMOS晶体管，所述第四PMOS晶体管的栅极作为所述输入模块的第二输入端，漏极作为所述输入模块的第二输出端，源极与所述第三PMOS晶体管的源极电连接。6.根据权利要求5所述的输入缓冲电路，其特征在于，所述负载模块包括：第三NMOS晶体管，所述第三NMOS晶体管的栅极作为所述负载模块的第二端，漏极作为所述负载模块的第一端，源极作为所述负载模块的控制端；第四NMOS晶体管，所述第四NMOS晶体管的栅极及漏极均与所述第三NMOS晶体管的栅极电连接，源极与所述第三NMOS晶体管的源极电连接。7.根据权利要求6所述的输入缓冲电路，其特征在于，所述第一外部电压为接地电压，所述第二外部电压为电源电压。8.根据权利要求1至7任一项所述的输入缓冲电路，其特征在于，所述补偿模块包括电容。
9.根据权利要求1所述的输入缓冲电路，其特征在于，所述输入缓冲电路包括两个所述输入缓冲单元，分别为第一输入缓冲单元及第二输入缓冲单元，所述第一输入缓冲单元与所述第二输入缓冲单元并联设置。10.根据权利要求9所述的输入缓冲电路，其特征在于，所述第一输入缓冲单元包括：第一输入模块，包括第一NMOS晶体管及第二NMOS晶体管，所述第一NMOS晶体管的栅极作为所述第一输入模块的第一输入端，漏极作为所述第一输入模块的第一输出端，源极作为所述第一输入模块的控制端，所述第二NMOS晶体管的栅极作为所述第一输入模块的第二输入端，漏极作为所述第一输入模块的第二输出端，源极与所述第一NMOS晶体管的源极电连接；第一负载模块，包括第一PMOS晶体管及第二PMOS晶体管，所述第一PMOS晶体管的栅极作为所述第一负载模块的第二端，漏极作为所述第一负载模块的第一端，源极作为所述第一负载模块的控制端，与第一外部电压电连接，所述第二PMOS晶体管的栅极及漏极均与所述第一PMOS晶体管的栅极电连接，源极与所述第一PMOS晶体管的源极电连接；第一电流源模块，分别与所述第一输入模块的控制端及第二外部电压电连接，为所述第一输入缓冲单元提供基准电流；第一补偿模块，包括第一端及第二端，所述第一补偿模块的第一端与所述第一输入模块的第一输入端电连接，所述第一补偿模块的第二端与所述第一负载模块的第二端电连接，用于将所述输入端的输入信号的电压变化传递到所述第一负载模块，以扩大所述输入缓冲电路的有效输出电流的幅度。11.根据权利要求10所述的输入缓冲电路，其特征在于，所述第二输入缓冲单元包括：第二输入模块，包括第三PMOS晶体管及第四PMOS晶体管，所述第...

【专利技术属性】
技术研发人员：李思曼，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：