半导体装置及其制造方法制造方法及图纸

本发明专利技术公开一种半导体装置及其制造方法，其中该半导体装置包括基板及多个纳米线。基板具有一上表面。纳米线沿着第一方向堆叠于基板的上表面上。其中纳米线在一横截面中包括一三角形，纳米线包括沿着一第二方向延伸的一平面、在一(111)晶面上的一第一下斜刻面以及在另一(111)晶面上的一第二下斜刻面。另一(111)晶面上的一第二下斜刻面。另一(111)晶面上的一第二下斜刻面。

【技术实现步骤摘要】
半导体装置及其制造方法


[0001]本专利技术涉及一种半导体装置及其制造方法，且特别是涉及一种栅极全环式半导体装置。

技术介绍

[0002]近来，人们对于微型化半导体装置的需求日益增加。栅极全环式(gate
‑
all
‑
around,GAA)半导体纳米线场效晶体管(Field effect transistor,FET)与传统场效晶体管相比具有尺寸更小、电特性更好的优势，因此栅极全环式半导体纳米线场效晶体管的发展越来越重要。

技术实现思路

[0003]本专利技术是有关于一种半导体装置及其制造方法，可通过简化的制作工艺形成电特性优良的纳米线。
[0004]根据本专利技术的一实施例，提出一种半导体装置。半导体装置，包括基板及多个纳米线。基板具有一上表面。纳米线沿着第一方向堆叠于基板的上表面上。其中纳米线在一横截面中包括一三角形，纳米线包括沿着一第二方向延伸的一平面、在一(111)晶面上的一第一下斜刻面以及在另一(111)晶面上的一第二下斜刻面。
[0005]根据本专利技术的另一实施例，提出一种半导体装置的制造方法。方法包括下列步骤。首先，提供一基板。接着，沿着第一方向在基板上依序形成堆叠及硬掩模层，其中堆叠包括交替堆叠的多个蚀刻停止层和多个半导体层。移除部分的基板、堆叠及硬掩模层以形成多个鳍状结构，其中每个鳍状结构包括一基板部分、多个蚀刻停止部分、多个半导体部分和一硬掩模部分。此后，通过一湿蚀刻制作工艺图案化基板部分与半导体部分，以形成多个纳米线，其中纳米线沿着第一方向堆叠于基板的上表面上，并沿着第二方向延伸，在横截面中包括一三角形。
[0006]为了对本专利技术的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：
附图说明
[0007]图1～图5为本专利技术一实施例的半导体装置的制造方法的流程图。
具体实施方式
[0008]本案提供一种半导体装置及其制造方法，可以解决现有制造过程繁复而衍生的成本高及耗费时间长的问题。为了对本专利技术的目的、特征和优点能更明显易懂，下文特举一实施例，并配合所附的附图作详细说明。
[0009]但必须注意的是，此特定的实施例与方法，并非用以限定本专利技术。本专利技术仍可采用其他特征、元件、方法及参数来加以实施。优选实施例的提出，仅用以例示本专利技术的技术特
征，并非用以限定本专利技术的申请专利范围。该
中具有通常知识者，将可根据以下说明书的描述，在不脱离本专利技术的精神范围内，作均等的修饰与变化。
[0010]图1～图5绘示依照本专利技术一实施例的半导体装置10的制造方法的流程图。
[0011]首先，请参照图1，可提供一基板100。基板100可具有一第一表面100s。在本实施例中，基板100可包括单晶半导体材料，例如是单晶硅。
[0012]接着，沿着第一方向(例如是Z方向)在基板100上依序形成一堆叠110及一硬掩模层120，其中堆叠110包括交替堆叠的多个蚀刻停止层102与106和多个半导体层104与108，如图2所示。堆叠110例如是沿着第二方向(例如是X方向)及第三方向(例如是Y方向)连续性地延伸于基板100的第一表面100s上。第一方向、第二方向及第三方向可彼此交错。在本实施例中，第一方向、第二方向及第三方向可互相垂直，然本专利技术并不以此为限。
[0013]根据一实施例，蚀刻停止层102与106的材料可包括氧化物，硬掩模层120的材料可包括氮化物，然而本专利技术并不以此为限。在一实施例中，半导体层104与108可包括单晶半导体材料，例如是单晶硅。
[0014]根据一实施例，在基板100上形成堆叠110的方法可类似于形成绝缘层上覆硅(Silicon On Insulator,SOI)的晶片接合(bonding)方法，亦即是类似于接合及回蚀绝缘层上覆硅制作工艺(Bond and Etch
‑
back SOI process,BESOI process)。
[0015]根据一实施例，硬掩模层120可通过沉积制作工艺所形成，沉积制作工艺例如是化学气相沉积(chemical vapor deposition,CVD)或等离子体辅助化学气相沉积(plasma
‑
enhanced CVD,PECVD)。
[0016]此后，请参照图3，可沿着第一方向(Z方向)移除部分的基板100、堆叠110及硬掩模层120以形成多个鳍状结构(fin structure)FS。其中，移除部分的基板100、堆叠110及硬掩模层120以形成多个鳍状结构FS的步骤例如是通过一干蚀刻制作工艺所进行。多个鳍状结构FS例如是分别沿着第一方向突出于剩余的基板100上，且分别沿着第二方向延伸于剩余的基板100上。亦即，多个鳍状结构FS可彼此平行延伸，并可在第三方向上互相分开。在本实施例中，每个鳍状结构FS可包括一基板部分100A、2个蚀刻停止部分102A与106A、2个半导体部分104A与108A及一硬掩模部分120A，然而本专利技术并不以此为限。在本实施例中，基板部分100A、蚀刻停止部分102A与106A、半导体部分104A与108A及硬掩模部分120A在第三方向上的宽度是类似或相同，然而本专利技术并不以此为限。
[0017]在形成鳍状结构FS之后，请参照图4，可通过一湿蚀刻制作工艺图案化基板部分100A及半导体部分104A与108A，以形成纳米线1081、1082、1041、1042及1001及基板突出部1002。
[0018]在一实施例中，湿蚀刻制作工艺中使用的蚀刻剂可包括四甲基氢氧化铵或其他合适的蚀刻剂。湿蚀刻制作工艺例如是选择性地蚀刻硅，蚀刻剂对于硅的(111)晶面具有较快的蚀刻速率，且需蚀刻至纳米线1081、1082、1041、1042及1001之间可完全断开，且纳米线1001与基板突出部1002之间也完全断开。因此，通过湿蚀刻制作工艺所形成的纳米线1081、1082、1041、1042及1001在横截面(例如是由第一方向及第二方向所形成的横截面)中包括一三角形。具有三角形横截面的纳米线1081、1082、1041、1042及1001分别包括沿着第二方向延伸的一平面1081b、1082b、1041b、1042b及1001b、在一(111)晶面上的一第一下斜刻面1081s1、1082s1、1041s1、1042s1及1001s1以及在另一(111)晶面上的一第二下斜刻面
1081s2、1082s2、1041s2、1042s2及1001s2。纳米线1081、1082、1041、1042及1001及基板突出部1002沿着第一方向堆叠于基板100的上表面100u及基板突出部1002上，并沿着第二方向延伸。基板突出部1002在横截面中也为三角形，且与基板100的上表面100u彼此连接，事实上基板突出部1002与基板100为一体成形的结构。
[0019]如图4所示，在通过湿蚀刻制作工艺图案化基板部分100A与半导体部分104A及108A的上述步骤中，没有间隔物本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，包括：基板，具有上表面；以及多个纳米线，沿着第一方向堆叠于该基板的该上表面上；其中该些纳米线在横截面中包括三角形，该些纳米线包括沿着第二方向延伸的平面、在(111)晶面上的第一下斜刻面以及在另一(111)晶面上的第二下斜刻面。2.如权利要求1所述的半导体装置，其中该平面与该第一下斜刻面之间的夹角的范围是介于54.5度至55度，且该平面与该第二下斜刻面之间的夹角的范围是介于54.5度至55度。3.如权利要求1所述的半导体装置，其中该些纳米线中的至少2个纳米线是沿着该第二方向互相对称。4.如权利要求1所述的半导体装置，其中该基板及该些纳米线包括单晶半导体材料。5.如权利要求1所述的半导体装置，其中沿着该第一方向堆叠的该些纳米线的数量为奇数。6.如权利要求1所述的半导体装置，其中沿着该第一方向堆叠的该些纳米线中的最顶部纳米线及最底部纳米线在该横截面中为倒三角形。7.一种半导体装置的制造方法，包括：提供基板；沿着第一方向在该基板上依序形成堆叠及硬掩模层，其中该堆叠包括交替堆叠的多个蚀刻停止层和多个半导体层；移除部分的该基板、该堆叠及该硬掩模层以形成多个鳍状结构，其中每个鳍状结构包括基板部分、多个蚀刻停止部分、多个半导体部分和硬掩模部分；及通过湿蚀刻制作工艺图案化该基板部分与该些半导体部分，以形成多个纳米线，其中该些纳米线沿着该第一方向堆叠于该基板的上表面上，并沿着第二方向延...

【专利技术属性】
技术研发人员：黄靖文，黄伟豪，邱崇益，郭龙恩，廖琨垣，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：