一种半导体器件及其制备方法技术

本发明专利技术提供一种半导体器件及其制备方法，包括：衬底、栅极结构及第一金属层；其中，栅极结构位于衬底上，栅极结构两侧的衬底内具有源区及漏区，栅极结构包括第一浮栅层，第一浮栅层覆盖部分源区及至少部分衬底；第一金属层，位第一浮栅层上。取消了源区与漏区之间的漂移区，使所述半导体器件的耐压性能主要由源区与漏区之间的衬底承担，提供较大的击穿电压；且当所述半导体器件工作时，所述半导体器件的导通电阻与第一金属层上施加的电压的大小有关，且所述导通电阻可调，本实施例中提供的半导体器件的击穿电压与导通电阻之间不会相互影响，使得器件具有较大击穿电压且导通电阻可变。使得器件具有较大击穿电压且导通电阻可变。使得器件具有较大击穿电压且导通电阻可变。

【技术实现步骤摘要】
一种半导体器件及其制备方法


[0001]本专利技术涉及半导体制造
，尤其涉及一种半导体器件及其制备方法。

技术介绍

[0002]由于横向双扩散金属氧化物半导体场效应管(LDMOS)具有输入阻抗高、击穿电压高、开关速度快及易于集成等优点，被广泛应用在开关电源、高频电子整流器及显示驱动等场合。
[0003]LDMOS器件最主要的技术指标有导通电阻、阈值电压及击穿电压等。导通电阻是指在LDMOS器件工作时，从漏极到源极的电阻，对于LDMOS器件应尽可能减小导通电阻，当导通电阻很小时，LDMOS器件就会提供很好的开关特性，并提供较大的输出电流，从而可以具有更强的驱动能力。LDMOS器件在横向上的耐压主要由轻掺杂的漂移区承担，为了提高LDMOS器件击穿电压，一般会降低所述漂移区的掺杂浓度或增加所述漂移区的长度，但降低所述漂移区的掺杂浓度会增加所述LDMOS器件的导通电阻，增加所述漂移区的长度，会增加所述LDMOS器件的尺寸，因此在满足一定击穿电压的基础上尽可能的降低LDMOS器件的导通电阻，得到高性能的LDMOS器件是目前的研究方向。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体器件及其制备方法，在满足一定击穿电压的基础上降低LDMOS器件的导通电阻。
[0005]为了达到上述目的，本专利技术提供了一种半导体器件及其制备方法，包括：
[0006]衬底、栅极结构及第一金属层；
[0007]其中，所述栅极结构位于所述衬底上，所述栅极结构两侧的所述衬底内具有源区及漏区，所述栅极结构包括第一浮栅层，所述第一浮栅层还覆盖部分所述源区；
[0008]第一金属层，位于所述第一浮栅层上，且与所述第一浮栅层构成第一肖特基二极管，所述第一肖特基二极管正偏。
[0009]可选的，所述栅极结构还包括：
[0010]掺杂层及第二浮栅层，与所述第一浮栅层同层设置，且所述掺杂层位于所述第一浮栅层及所述第二浮栅层之间，所述掺杂层及所述第二浮栅层均覆盖部分所述漏区，所述第二浮栅层与所述漏区用于施加相同的电压。
[0011]可选的，所述掺杂层的离子掺杂浓度等于所述漏区的离子掺杂浓度。
[0012]可选的，还包括：
[0013]第二金属层，位于所述第二浮栅层上，且与所述第二浮栅层构成第二肖特基二级管，所述第二肖特基二级管反偏。
[0014]可选的，还包括：
[0015]介质层，覆盖所述源区、所述漏区、所述第一金属层、所述第二金属层及所述栅极结构；
[0016]金属布线层，位于所述介质层上，并通过所述介质层内的若干插塞分别与所述源区、所述漏区、所述第二金属层及所述第一金属层电性连接，且所述金属布线层还将所述第二金属层与所述漏区电性连接。
[0017]可选的，还包括：
[0018]缓冲区，位于所述衬底内并完全包裹所述漏区，所述第一浮栅层覆盖部分所述缓冲区。
[0019]可选的，所述缓冲区的离子掺杂浓度小于所述漏区的离子掺杂浓度。
[0020]棘突同一专利技术构思，本专利技术还提供一种半导体器件的制备方法，包括：
[0021]提供衬底，在所述衬底上形成栅极结构，所述栅极结构两侧的所述衬底内具有源区及漏区，所述栅极结构包括第一浮栅层，所述第一浮栅层还覆盖部分所述源区；
[0022]在所述第一浮栅层上形成第一金属层，所述第一金属层与所述第一浮栅层构成第一肖特基二极管，且所述第一肖特基二极管正偏。
[0023]可选的，在所述衬底上形成所述栅极结构的步骤包括：
[0024]在所述衬底上形成浮栅材料层，所述浮栅材料层覆盖所述衬底、所述源区及所述漏区；
[0025]除去部分所述浮栅材料层，剩余的所述浮栅材料层覆盖部分所述源区、部分所述漏区及所述衬底；
[0026]对所述漏区上的部分所述浮栅材料层进行离子注入工艺，以形成掺杂层，剩余的所述浮栅材料层分别构成所述第一浮栅层及所述第二浮栅层，所述第一浮栅层覆盖部分所述源区及所述衬底，所述掺杂层及所述第二浮栅层覆盖部分所述漏区，所述第一浮栅层、所述掺杂层及所述第二浮栅层构成所述栅极结构。
[0027]可选的，在所述第一浮栅层上形成所述第一金属层的同时，在所述第二浮栅层上形成第二金属层，所述第二金属层与所述第二浮栅层构成第二肖特基二级管，且所述第二肖特基二级管反偏。
[0028]本专利技术提供的半导体器件中，取消了所述源区与所述漏区之间的漂移区，使所述半导体器件的耐压性能主要由所述源区与所述漏区之间的衬底承担，且由于本专利技术中所述衬底没有进行离子掺杂，所述源区及所述漏区扩散至所述衬底内的掺杂离子较少，因此所述半导体器件具有较大的击穿电压；当所述半导体器件工作时，可以对第一金属层施加正电压，使所述第一浮栅层与所述第一金属层构成的第一肖特基二极管正偏，所述第一浮栅层中的电子会流入所述第一金属层内，使所述第一浮栅层中出现大量的空穴，进而促使所述衬底内的电子转移至所述第一浮栅层内，此时所述半导体器件的导通电阻与所述第一金属层上施加的正电压的大小有关，且所述导通电阻可调，本实施例中提供的半导体器件的击穿电压与导通电阻之间不会相互影响，使得器件具有较大击穿电压且导通电阻可变。
[0029]同时，所述栅极结构还包括与所述第一浮栅层同层设置的掺杂层及第二浮栅层，所述掺杂层及所述第二浮栅层均覆盖部分所述漏区，且所述掺杂层位于所述第一浮栅层及所述第二浮栅层之间，以减少所述第一浮栅层内空穴与所述第二浮栅层内电子的相互影响；当所述半导体器件工作时，对所述第二浮栅层及所述漏区施加相同的电压，减小所述漏区上的电压对所述第一金属层及所述第一浮栅层上电压的影响。
[0030]此外，在所述第二浮栅层上形成第二金属层，且所述金属布线层将所述第二金属
层与所述漏区电性连接，当所述半导体器件工作时，在所述第二金属层上施加负电压，所述第二金属层与所述第二浮栅层之间构成的第二肖特基二极管反偏，使所述第二肖特基二极管具有较高的势垒，阻挡所述第一浮栅层内的空穴遂穿至所述第二浮栅层及所述漏区内，保证所述第一浮栅层内空穴的浓度，降低所述衬底内电子流入所述第一浮栅层内需要的能量，进而获得较小的导通电阻。
附图说明
[0031]图1为一种LDMOS器件的结构示意图；
[0032]图2为本专利技术实施例提供半导体器件的制备方法的流程图；
[0033]图3～10为本专利技术实施例提供的半导体器件的制备方法的相应步骤对应的结构示意图，其中，图10为本专利技术实施例提供的半导体器件的结构示意图；
[0034]其中，附图标记为：
[0035]20、100
‑
衬底；101
‑
缓冲区；23、102
‑
漏区；24、103
‑
源区；104
‑
第二金属层；22、105
‑
阱区；25、106
‑
栅氧化层；107
‑
第一浮栅层；108
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【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底、栅极结构及第一金属层；其中，所述栅极结构位于所述衬底上，所述栅极结构两侧的所述衬底内具有源区及漏区，所述栅极结构包括第一浮栅层，所述第一浮栅层还覆盖部分所述源区；所述第一金属层位于所述第一浮栅层上，且与所述第一浮栅层构成第一肖特基二极管，所述第一肖特基二极管正偏。2.如权利要求1所述的半导体器件，其特征在于，所述栅极结构还包括：掺杂层及第二浮栅层，与所述第一浮栅层同层设置，且所述掺杂层位于所述第一浮栅层及所述第二浮栅层之间，所述掺杂层及所述第二浮栅层均覆盖部分所述漏区，所述第二浮栅层与所述漏区用于施加相同的电压。3.如权利要求2所述的半导体器件，其特征在于，所述掺杂层的离子掺杂浓度等于所述漏区的离子掺杂浓度。4.如权利要求2所述的半导体器件，其特征在于，还包括：第二金属层，位于所述第二浮栅层上，且与所述第二浮栅层构成第二肖特基二级管，所述第二肖特基二级管反偏。5.如权利要求3所述的半导体器件，其特征在于，还包括：介质层，覆盖所述源区、所述漏区、所述第一金属层、所述第二金属层及所述栅极结构；金属布线层，位于所述介质层上，并通过所述介质层内的若干插塞分别与所述源区、所述漏区、所述第二金属层及所述第一金属层电性连接，且所述金属布线层还将所述第二金属层与所述漏区电性连接。6.如权利要求1所述的半导体器件，其特征在于，还包括：缓冲区，位于所述衬底内并完全包裹所述...

【专利技术属性】
技术研发人员：刘强，梁成栋，何亮亮，孙昌，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：