半导体存储器装置和半导体存储器装置的制造方法制造方法及图纸

提供了一种半导体存储器装置和半导体存储器装置的制造方法。该半导体存储器装置包括：层叠结构，该层叠结构包括在第一方向上交替层叠的导电图案和层间绝缘层；沟道层，该沟道层贯穿层叠结构；第一半导体层，该第一半导体层设置在层叠结构上，该第一半导体层包括第一导电类型的第一杂质；第二半导体层，该第二半导体层设置在第一半导体层上，该第二半导体层包括具有第二导电类型的第二杂质的阱区，其中，第二导电类型不同于第一导电类型；以及存储器层，该存储器层位于沟道层和层叠结构之间。间。间。

【技术实现步骤摘要】
半导体存储器装置和半导体存储器装置的制造方法


[0001]本公开总体上涉及一种半导体存储器装置和该半导体存储器装置的制造方法，更具体地，涉及一种三维半导体存储器装置和该三维半导体存储器装置的制造方法。

技术介绍

[0002]半导体存储器装置包括能够存储数据的存储器单元。三维半导体存储器装置可以包括三维存储器单元阵列。
[0003]存储器单元的各种操作由外围电路结构控制。三维半导体存储器装置可以包括与三维存储器单元阵列交叠的外围电路结构。由于结构的限制和制造工艺的限制，用于擦除存储在存储器单元中的数据的擦除操作可能被限制为使用栅极感应漏极泄漏(GIDL)电流的GIDL方案。使用GIDL方案的擦除操作是基于少数载流子而执行的，因此，擦除操作的可靠性可能较差。

技术实现思路

[0004]根据本公开的一个方面，提供了一种半导体存储器装置，该半导体存储器装置包括：层叠结构，该层叠结构包括在第一方向上交替层叠的导电图案和层间绝缘层；沟道层，该沟道层贯穿层叠结构；第一半导体层，该第一半导体层设置在层叠结构上，该第一半导体层包括第一导电类型的第一杂质；第二半导体层，该第二半导体层设置在第一半导体层上，该第二半导体层包括具有第二导电类型的第二杂质的阱区，其中，第二导电类型不同于第一导电类型；以及存储器层，该存储器层位于沟道层和层叠结构之间，其中，沟道层与第二半导体层的阱区和第一半导体层直接接触。
[0005]根据本公开的另一方面，提供了一种制造半导体存储器装置的方法，该方法包括以下步骤：形成单元插塞，该单元插塞具有沿着沟道孔的表面延伸的存储器层和在沟道孔中设置在存储器层上的沟道层，其中，沟道孔贯穿交替层叠在基板上的导电图案和层间绝缘层，并且延伸到基板中；移除基板以暴露存储器层的一部分；移除存储器层的暴露部分以暴露沟道层的一部分；形成围绕沟道层的暴露部分的第一半导体层，该第一半导体层包括第一导电类型的第一杂质；以及在第一半导体层上形成第二半导体层，该第二半导体层包括与第一半导体层和沟道层直接接触的阱区，其中，第二半导体层的阱区包括第二导电类型的第二杂质，第二导电类型不同于第一导电类型。
附图说明
[0006]现在将参照附图在下文中更全面地描述示例性实施方式。然而，这些实施方式可以以不同的形式实施，并且不应当被解释为局限于本文阐述的实施方式。相反，提供这些实施方式使得本公开将是本领域技术人员所能实现的。
[0007]在附图中，为了图示清楚可能放大尺寸。应当理解，当一个元件被称为位于两个元件“之间”时，该一个元件可以是该两个元件之间的唯一元件，或者也可以存在一个或更多
个中间元件。相同的附图标记始终表示相同的元件。
[0008]图1是示出根据本公开的一个实施方式的半导体存储器装置的框图。
[0009]图2是示出图1所示的存储器单元阵列和外围电路结构的布置的一个实施方式的视图。
[0010]图3是示出图2所示的存储器单元阵列的一个实施方式的立体图。
[0011]图4是示出图3所示的第二半导体层的一个实施方式的平面图。
[0012]图5A和图5B是示出根据本公开的一个实施方式的第二半导体层的阱拾取区和源极拾取区的平面图。
[0013]图6A和图6B是示出根据本公开的一个实施方式的半导体存储器装置的截面图。
[0014]图7是图6B所示的区域AR1的放大截面图。
[0015]图8A和图8B是示出根据本公开的一个实施方式的形成电路结构的工艺的截面图。
[0016]图9A和图9B是示出根据本公开的一个实施方式的形成初步存储器阵列的方法的截面图。
[0017]图10A和图10B是示出结合工艺的截面图。
[0018]图11A和图11B是示出图10A所示的区域AR2和图10B所示的区域AR3的后续工艺的截面图。
[0019]图12至图14是示出在图11所示的工艺之后对图10B所示的区域AR3所执行的后续工艺的一个实施方式的截面图。
[0020]图15A和图15B是示出在图14所示的工艺之后对图10A所示的区域AR2和图10B所示的区域AR3执行的后续工艺的一个实施方式的截面图。
[0021]图16是示出在图15B所示的工艺之后对图10B所示的区域AR3执行的后续工艺的一个实施方式的截面图，并且图17是示出在图15A所示的工艺之后对图10A所示的区域AR2执行的后续工艺的一个实施方式的截面图。
[0022]图18A和图18B是示出在图16和图17所示的工艺之后对图10A所示的区域AR2和图10B所示的区域AR3执行的后续工艺的一个实施方式的截面图。
[0023]图19和图20是示出在图13所示的工艺之后执行的后续工艺的一个实施方式的截面图。
[0024]图21是示出根据本公开的一个实施方式的存储器系统的配置的框图。
[0025]图22是示出根据本公开的一个实施方式的计算系统的配置的框图。
具体实施方式
[0026]本文公开的特定的结构描述和功能描述仅仅是例示性的，用于描述根据本公开的构思的实施方式。根据本公开的构思的实施方式能够以各种形式实现，并且它们不应被解释为限于本文阐述的特定实施方式。
[0027]应当理解，尽管术语“第一”、“第二”等在本文中可以用来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于区分一个元件和另一个元件，而且并不暗示元件的数量或顺序。
[0028]实施方式提供了一种具有改进的操作可靠性的半导体存储器装置和该半导体存储器装置的制造方法。
[0029]图1是示出根据本公开的一个实施方式的半导体存储器装置的框图。
[0030]参照图1，半导体存储器装置100可以包括外围电路结构190和存储器单元阵列110。
[0031]外围电路结构190可以被配置为执行用于将数据存储在存储器单元阵列110中的编程操作和验证操作、用于输出存储在存储器单元阵列110中的数据的读取操作以及用于擦除存储在存储器单元阵列110中的数据的擦除操作。外围电路结构190可以包括输入/输出电路180、控制电路150、电压产生电路130、行解码器120、列解码器170、页缓冲器160和源极线驱动器140。
[0032]存储器单元阵列110可以包括多个存储器单元串。每个存储器单元串可以包括存储有数据的多个存储器单元。每个存储器单元可以存储单个位或两个位或更多位的数据。多个存储器单元可以通过沟道层串联连接。沟道层可以通过与其对应的位线BL连接到页缓冲器160。沟道层可以连接到第一半导体层和第二半导体层。第一半导体层可以设置为掺杂有第一导电类型的第一杂质的源极区。第二半导体层可以包括具有不同于第一导电类型的第二导电类型的第二杂质的阱区。沟道层不仅可以与设置为源极区第一半导体层直接接触，而且还可以与第二半导体层的阱区直接接触。第一导电类型可以是n型，并且第二导电类型可以是p型。
[0033]输入/输出电路180可以将从存储器装置本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，所述半导体存储器装置包括：层叠结构，所述层叠结构包括在第一方向上交替层叠的导电图案和层间绝缘层；沟道层，所述沟道层贯穿所述层叠结构；第一半导体层，所述第一半导体层设置在所述层叠结构上，所述第一半导体层包括第一导电类型的第一杂质；第二半导体层，所述第二半导体层设置在所述第一半导体层上，所述第二半导体层包括具有第二导电类型的第二杂质的阱区，其中，所述第二导电类型不同于所述第一导电类型；以及存储器层，所述存储器层位于所述沟道层和所述层叠结构之间，其中，所述沟道层与所述第二半导体层的所述阱区和所述第一半导体层直接接触。2.根据权利要求1所述的半导体存储器装置，其中，所述沟道层包括贯穿所述层叠结构的第一部分和从所述第一部分在所述第一方向上延伸的第二部分，并且其中，所述第一半导体层与所述沟道层的所述第二部分直接接触，所述第一半导体层围绕所述沟道层的所述第二部分。3.根据权利要求1所述的半导体存储器装置，其中，所述沟道层包括管状半导体层。4.根据权利要求3所述的半导体存储器装置，其中，所述第二半导体层包括：水平部分，所述水平部分平行于所述第一半导体层的顶面；以及突出部分，所述突出部分从所述水平部分朝向所述管状半导体层的中央区域延伸，以与所述管状半导体层的内壁直接接触。5.根据权利要求4所述的半导体存储器装置，其中，所述阱区包括所述第二半导体层的所述水平部分的一部分和所述突出部分。6.根据权利要求3所述的半导体存储器装置，所述半导体存储器装置还包括填充所述管状半导体层的中央区域的芯绝缘层，所述芯绝缘层与所述第二半导体层接触，其中，所述第二半导体层和所述沟道层之间的界面与所述第二半导体层和所述芯绝缘层之间的界面设置在同一条线上。7.根据权利要求1所述的半导体存储器装置，其中，所述第二半导体层还包括与所述第一半导体层接触的源极拾取区，所述源极拾取区具有所述第一导电类型的第三杂质。8.根据权利要求7所述的半导体存储器装置，其中，所述源极拾取区中的所述第三杂质的浓度高于所述第一半导体层中的所述第一杂质的浓度。9.根据权利要求7所述的半导体存储器装置，所述半导体存储器装置还包括经由所述源极拾取区连接到所述第一半导体层的上部线，所述上部线在读取操作或验证操作期间传输源极电压。10.根据权利要求1所述的半导体存储器装置，其中，所述第二半导体层还包括阱拾取区，所述阱拾取区包括所述第二导电类型的第四杂质。11.根据权利要求10所述的半导体存储器装置，其中，所述阱拾取区中的所述第四杂质的浓度高于所述阱区中的所述第二杂质的浓度。12.根据权利要求10所述的半导体存储器装置，所述半导体存储器装置还包括经由所述阱拾取区连接到所述阱区的上部线，所述上部线在擦除操作期间传输擦除电压。13.根据权利要求1所述的半导体存储器装置，其中，所述沟道层的与所述第一半导体
层...

【专利技术属性】
技术研发人员：崔殷硕，金徐儇，李东奂，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：