半导体存储装置及其制造方法制造方法及图纸

本发明专利技术实施方式提供能够抑制单元电流的劣化的半导体存储装置及其制造方法。实施方式的半导体存储装置具有层叠体、柱状体和第2导电层。层叠体包含多个第1导电层和多个绝缘层。层叠体中，多个第1导电层和多个绝缘层沿第1方向一层一层交替地层叠。第2导电层与柱状体连接。柱状体包含绝缘芯、存储器膜和半导体通道。存储器膜被设置于多个第1导电层与绝缘芯之间。半导体通道被设置于绝缘芯与存储器膜之间。绝缘芯的上表面与柱状体的上端相比位于下方。第2导电层具有主体部和突出部。突出部从主体部朝向绝缘芯的上表面突出，在柱状体的内部沿第1方向延伸。突出部在突出部的底面或侧面中与半导体通道相接触。中与半导体通道相接触。中与半导体通道相接触。

【技术实现步骤摘要】
半导体存储装置及其制造方法
[0001]关联申请
[0002]本申请享有以日本专利申请2021
‑
102403号(申请日：2021年6月21日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]本专利技术的实施方式涉及半导体存储装置及其制造方法。

技术介绍

[0004]已知有存储单元以三维层叠而成的NAND型闪存器。

技术实现思路

[0005]本专利技术的实施方式提供能够抑制单元电流的劣化的半导体存储装置及其制造方法。
[0006]实施方式的半导体存储装置具有层叠体、柱状体和第2导电层。层叠体包含多个第1导电层和多个绝缘层。层叠体中多个第1导电层和多个绝缘层沿第1方向一层一层交替地层叠。柱状体在层叠体内沿第1方向延伸。第2导电层与柱状体连接。柱状体包含绝缘芯、存储器膜和半导体通道。存储器膜被设置于多个第1导电层与绝缘芯之间。半导体通道被设置于绝缘芯与存储器膜之间。绝缘芯的上表面与柱状体的上端相比位于下方。第2导电层具有主体部和突出部。突出部从主体部朝向绝缘芯的上表面突出，在柱状体的内部沿第1方向延伸。突出部在突出部的底面或侧面中与半导体通道相接触。
[0007]需要说明的是，突出部与半导体通道的界面中的至少一部分也可以在第1方向上位于与层叠体中所含的多个第1导电层中的位于最上部的第1导电层相同的位置。
[0008]此外，半导体通道也可以将绝缘芯的上述上表面覆盖，半导体通道的上表面也可以与突出部的底面相接触。<br/>[0009]此外，半导体通道也可以与突出部的底面相比向上方延伸，突出部的侧面也可以与半导体通道的内周面相接触。
[0010]此外，也可以进一步具备设置于第2导电层与层叠体之间的中间层，突出部的底面也可以与中间层的下表面相比向下方突出。
[0011]此外，也可以具备第1芯片和第2芯片，所述第1芯片包含层叠体、柱状体和第1焊盘，所述第2芯片具有晶体管和设置于比晶体管更靠上方的第2焊盘，第1芯片与第2芯片通过第1焊盘及第2焊盘而贴合。
[0012]此外，存储器膜的一部分也可以与层叠体的上表面相比向上方延伸。
[0013]此外，柱状体也可以在层叠体内具有第1柱状部、和在第1方向上与第1柱状部连接的第2柱状部，第2柱状部的外周长也可以比第1柱状部的外周长短。
[0014]此外，第2导电层中的与半导体通道相接触的部分也可以被硅化物化。
[0015]此外，第2导电层也可以包含选自由Ti、TiN、Ni、NiSi、P掺杂Si构成的组中的1种或
2种以上。
附图说明
[0016]图1是表示第1实施方式的半导体存储装置及存储器控制器的框图。
[0017]图2是表示第1实施方式的半导体存储装置的存储单元阵列的一部分的等效电路的图。
[0018]图3是表示第1实施方式的半导体存储装置的一部分的俯视图。
[0019]图4是表示第1实施方式的半导体存储装置的一部分的截面图。
[0020]图5是表示第1实施方式的半导体存储装置的柱状部的截面图。
[0021]图6、图7是表示第1实施方式的半导体存储装置的一部分的截面图。
[0022]图8～图11是用于说明第1实施方式的半导体存储装置的制造方法的截面图。
[0023]图12是表示第1实施方式的第1变形例的半导体存储装置的一部分的截面图。
[0024]图13是表示第1实施方式的第2变形例的半导体存储装置的一部分的截面图。
[0025]图14、图15是用于说明第1实施方式的第2变形例的半导体存储装置的制造方法的截面图。
[0026]图16是表示第1实施方式的第3变形例的半导体存储装置的一部分的截面图。
[0027]图17是表示第1实施方式的第4变形例的半导体存储装置的一部分的截面图。
[0028]图18、图19是表示第2实施方式的半导体存储装置的一部分的截面图。
[0029]图20～图26是用于说明第2实施方式的半导体存储装置的制造方法的截面图。
[0030]图27是表示第2实施方式的变形例的半导体存储装置的一部分的截面图。
[0031]符号的说明
[0032]1，1A
…
半导体存储装置、2
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存储器控制器、10
…
存储单元阵列、11
…
行译码器、12
…
读出放大器、13
…
序列发生器、20
…
层叠体、20A
…
上表面、21，22
…
绝缘层、30
…
第2导电层、30A，30B
…
突出部、30Ba
…
侧面、31
…
第1导电层、32
…
导电层(位线)、35
…
导电层、36
…
第1焊盘、40
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半导体主体、41，41A
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半导体通道、41a
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上表面、41b
…
壁厚部、42
…
存储器膜、43
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隧道绝缘膜、44
…
电荷蓄积膜、45
…
模块绝缘膜、50、60
…
基板、54
…
第2焊盘、70，70A
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中间层、71
…
替化层、72
…
绝缘层、80
…
硅化物层、81
…
多晶硅层、BL
…
位线、BLK
…
模块、CC
…
电路芯片、CL，CLa，CLb，CLc，CLe
…
柱状体、CL1
…
第1柱状部、CL2
…
第2柱状部、CV，V1，V2
…
接触、MC
…
存储器芯片、MH
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内存孔、MHa
…
底部、WL
…
字线、MR
…
存储器区域、MT
…
存储单元晶体管、S
…
界面、SGS
…
选择栅极线(源极侧)、SGD
…
选择栅极线(漏极侧)SL
…
源极线、SLT
…
切口、STR
…
字符串、Tr
…
晶体管
具体实施方式
[0033]以下，参照附图对实施方式的半导体存储装置及其制造方法进行说明。在以下的说明中，对具有同一或类似的功能的构成标注同一符号。而且，这些构成的重复的说明有时省略。附图是示意性或概念性的图，各部分的厚度与宽度的关系、部分间的大小的比率等未必限于与现实的情况相同。本申请中所谓“连接”并不限定于物理连接的情况，也包含被电连接的情本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，其具备：层叠体，其包含多个第1导电层和多个绝缘层，所述多个第1导电层和所述多个绝缘层沿第1方向一层一层交替地层叠而成；柱状体，其在所述层叠体内沿所述第1方向延伸；及第2导电层，其与所述柱状体连接，所述柱状体包含绝缘芯、设置于所述多个第1导电层与所述绝缘芯之间的存储器膜、和设置于所述绝缘芯与所述存储器膜之间的半导体通道，所述绝缘芯的上表面与所述柱状体的上端相比位于下方，所述第2导电层具有主体部和突出部，所述突出部从所述主体部朝向所述绝缘芯的上表面突出，在所述柱状体的内部沿所述第1方向延伸，所述突出部在所述突出部的底面或侧面中与所述半导体通道相接触。2.根据权利要求1所述的半导体存储装置，其中，所述突出部与所述半导体通道的所述界面中的至少一部分在所述第1方向上位于，与所述层叠体中所含的所述多个第1导电层中的位于最上部的第1导电层相同的位置。3.根据权利要求1或2所述的半导体存储装置，其中，所述半导体通道将所述绝缘芯的所述上表面覆盖，所述半导体通道的上表面与所述突出部的所述底面相接触。4.根据权利要求1或2所述的半导体存储装置，其中，所述半导体通道向比所述突出部的所述底面更靠上方延伸，所述突出部的所述侧面与所述半导体通道的内周面相接触。5.根据权利要求1或2所述的半导体存储装置，其进一步具备设置于所述第2导电层与所述层叠体之间的中间层，所述突出部的所述底面向比所述中间层的下表面更靠下方突出。6.根据权利要求1或2所述的半导体存储装置，其具备：第1芯片，其包含所述层叠体、所述柱状体和第1焊盘；及第2芯片，其具有晶体管和设置于比所述晶体管更靠上方的第2焊盘，所述第1芯片与所述第2芯片通过所述第1焊盘及所述第2焊盘而贴合。7.根据权利要求1或2所述的半导体存储装置，其中，所述存储器膜的一部分向比所述层叠体的所述上表面更靠...

【专利技术属性】
技术研发人员：荒井伸也，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：