半导体存储装置制造方法及图纸

本公开涉及半导体存储装置，具备：在第1方向上排列的多个存储部；多个第1半导体层，在第1方向上排列，电连接于多个存储部；多个第1栅电极，在第1方向上排列，分别与多个第1半导体层相对向；第1布线，在第1方向上延伸，连接于多个第1半导体层；多个第2布线，在第1方向上排列，在与第1方向交叉的第2方向上延伸，连接于多个第1栅电极；多个第2半导体层，在第1方向上排列，设置在多个第2布线的第2方向上的一端部；多个第2栅电极，在第1方向上排列，与多个第2半导体层相对向；多个第3半导体层，在第1方向上排列，设置在多个第2布线的第2方向上的另一端部；及多个第3栅电极，在第1方向上排列，与多个第3半导体层相对向。个第3半导体层相对向。个第3半导体层相对向。

【技术实现步骤摘要】
半导体存储装置
[0001]本申请以2021年6月21日提出申请的在先的日本国特许申请第2021
‑
102803号的优先权利益为基础，且追求该利益，其内容整体通过引用而包含于此。


[0002]本实施方式涉及半导体存储装置。

技术介绍

[0003]伴随着半导体存储装置的高集成化，有关半导体存储装置的三维化的研究正在进行。

技术实现思路

[0004]一个实施方式提供能够高集成化的半导体存储装置。
[0005]一个实施方式涉及的半导体存储装置具备：多个存储部，其在第1方向上排列；多个第1半导体层，其在第1方向上排列，电连接于多个存储部；多个第1栅电极，其在第1方向上排列，分别与多个第1半导体层相对向；第1布线，其在第1方向上延伸，连接于多个第1半导体层；多个第2布线，其在第1方向上排列，在与第1方向交叉的第2方向上延伸，连接于多个第1栅电极；多个第2半导体层，其在第1方向上排列，设置在多个第2布线的第2方向上的一端部；多个第2栅电极，其在第1方向上排列，与多个第2半导体层相对向；多个第3半导体层，其在第1方向上排列，设置在多个第2布线的第2方向上的另一端部；以及多个第3栅电极，其在第1方向上排列，与多个第3半导体层相对向。
[0006]根据上述的结构，能够提供能高集成化的半导体存储装置。
附图说明
[0007]图1是表示第1实施方式涉及的半导体存储装置的结构的示意性的电路图。
[0008]图2是用于对该半导体存储装置的读出动作进行说明的示意性的电路图。
[0009]图3是用于对该半导体存储装置的读出动作进行说明的示意性的波形图。
[0010]图4是用于对该半导体存储装置的读出动作进行说明的示意性的波形图。
[0011]图5是表示该半导体存储装置的一部分结构的示意性的立体图。
[0012]图6是表示该半导体存储装置的一部分结构的示意性的XY剖视图。
[0013]图7是表示该半导体存储装置的一部分结构的示意性的XY剖视图。
[0014]图8是表示该半导体存储装置的一部分结构的示意性的XY剖视图。
[0015]图9是沿着A－A
′
线切断图7和图8所示的结构且沿着箭头的方向观察到的示意性的XZ剖视图。
[0016]图10是沿着B－B
′
线切断图7和图8所示的结构且沿着箭头的方向观察到的示意性的YZ剖视图。
[0017]图11是沿着C－C
′
线切断图7和图8所示的结构且沿着箭头的方向观察到的示意性
的YZ剖视图。
[0018]图12是用于对第1实施方式涉及的半导体存储装置的制造方法进行说明的示意性的剖视图。
[0019]图13是用于对该制造方法进行说明的示意性的剖视图。
[0020]图14是用于对该制造方法进行说明的示意性的剖视图。
[0021]图15是用于对该制造方法进行说明的示意性的剖视图。
[0022]图16是用于对该制造方法进行说明的示意性的剖视图。
[0023]图17是用于对该制造方法进行说明的示意性的剖视图。
[0024]图18是用于对该制造方法进行说明的示意性的剖视图。
[0025]图19是用于对该制造方法进行说明的示意性的剖视图。
[0026]图20是用于对该制造方法进行说明的示意性的剖视图。
[0027]图21是用于对该制造方法进行说明的示意性的剖视图。
[0028]图22是用于对该制造方法进行说明的示意性的剖视图。
[0029]图23是用于对该制造方法进行说明的示意性的剖视图。
[0030]图24是用于对该制造方法进行说明的示意性的剖视图。
[0031]图25是用于对该制造方法进行说明的示意性的剖视图。
[0032]图26是用于对该制造方法进行说明的示意性的剖视图。
[0033]图27是用于对该制造方法进行说明的示意性的剖视图。
[0034]图28是用于对该制造方法进行说明的示意性的剖视图。
[0035]图29是用于对该制造方法进行说明的示意性的剖视图。
[0036]图30是用于对该制造方法进行说明的示意性的剖视图。
[0037]图31是用于对该制造方法进行说明的示意性的剖视图。
[0038]图32是用于对该制造方法进行说明的示意性的剖视图。
[0039]图33是用于对该制造方法进行说明的示意性的剖视图。
[0040]图34是用于对该制造方法进行说明的示意性的剖视图。
[0041]图35是用于对该制造方法进行说明的示意性的剖视图。
[0042]图36是用于对该制造方法进行说明的示意性的剖视图。
[0043]图37是用于对该制造方法进行说明的示意性的剖视图。
[0044]图38是用于对该制造方法进行说明的示意性的剖视图。
[0045]图39是用于对该制造方法进行说明的示意性的剖视图。
[0046]图40是用于对该制造方法进行说明的示意性的剖视图。
[0047]图41是用于对该制造方法进行说明的示意性的剖视图。
[0048]图42是用于对该制造方法进行说明的示意性的剖视图。
[0049]图43是用于对该制造方法进行说明的示意性的剖视图。
[0050]图44是用于对该制造方法进行说明的示意性的剖视图。
[0051]图45是用于对该制造方法进行说明的示意性的剖视图。
[0052]图46是用于对该制造方法进行说明的示意性的剖视图。
[0053]图47是用于对该制造方法进行说明的示意性的剖视图。
[0054]图48是用于对该制造方法进行说明的示意性的剖视图。
[0055]图49是用于对该制造方法进行说明的示意性的剖视图。
[0056]图50是用于对该制造方法进行说明的示意性的剖视图。
[0057]图51是用于对该制造方法进行说明的示意性的剖视图。
[0058]图52是用于对该制造方法进行说明的示意性的剖视图。
[0059]图53是用于对该制造方法进行说明的示意性的剖视图。
[0060]图54是用于对该制造方法进行说明的示意性的剖视图。
[0061]图55是用于对该制造方法进行说明的示意性的剖视图。
[0062]图56是用于对该制造方法进行说明的示意性的剖视图。
[0063]图57是用于对该制造方法进行说明的示意性的剖视图。
[0064]图58是用于对该制造方法进行说明的示意性的剖视图。
[0065]图59是用于对该制造方法进行说明的示意性的剖视图。
[0066]图60是用于对该制造方法进行说明的示意性的剖视图。
[0067]图61是用于对该制造方法进行说明的示意性的剖视图。
[0068]图62是用于对该制造方法进行说明的示意性的剖视图。
...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：多个存储部，其在第1方向上排列；多个第1半导体层，其在所述第1方向上排列，电连接于所述多个存储部；多个第1栅电极，其在所述第1方向上排列，分别与所述多个第1半导体层相对向；第1布线，其在所述第1方向上延伸，连接于所述多个第1半导体层；多个第2布线，其在所述第1方向上排列，在与所述第1方向交叉的第2方向上延伸，连接于所述多个第1栅电极；多个第2半导体层，其在所述第1方向上排列，设置在所述多个第2布线的所述第2方向上的一端部；多个第2栅电极，其在所述第1方向上排列，与所述多个第2半导体层相对向；多个第3半导体层，其在所述第1方向上排列，设置在所述多个第2布线的所述第2方向上的另一端部；以及多个第3栅电极，其在所述第1方向上排列，与所述多个第3半导体层相对向。2.根据权利要求1所述的半导体存储装置，具备：第3布线，其在所述第1方向上延伸，连接于所述多个第2半导体层；和第4布线，其在所述第1方向上延伸，连接于所述多个第3半导体层。3.根据权利要求2所述的半导体存储装置，构成为能够执行第1读出动作，当将所述多个第2布线中的一个设为第5布线时，在所述第1读出动作时，向所述多个第2栅电极中的、与连接于所述第5布线的所述第2半导体层相对向的所述第2栅电极供给第1电压，向那以外的至少一个所述第2栅电极供给与所述第1电压不同的第2电压，向所述多个第3栅电极中的、与连接于所述第5布线的所述第3半导体层相对向的所述第3栅电极供给所述第2电压，向那以外的至少一个所述第3栅电极供给所述第1电压。4.根据权利要求3所述的半导体存储装置，在所述第1读出动作时，向所述第3布线和所述第4布线供给不同的电压。5.根据权利要求3所述的半导体存储装置，构成为能够执行第2读出动作，当将所述多个第2布线中的一个设为第6布线时，在所述第2读出动作时，向所述多个第2栅电极中的、与连接于所述第6布线的所述第2半导体层相对向的所述第2栅电极供给所述第2电压，向那以外的至少一个所述第2栅电极供给所述第1电压，向所述多个第3栅电极中的、与连接于所述第6布线的所述第3半导体层相对向的所述第3栅电极供给所述第1电压，向那以外的至少一个所述第3栅电极供给所述第2电压。6.根据权利要求5所述的半导体存储装置，在所述第2读出动作时，向所述第3布线和所述第4布线供给不同的电压。7.根据权利要求2所述的半导体存储装置，具备与所述多个第2栅电极中的任一个以及所述多个第3栅电极中的任一个连接的第1
电路，所述第1电路具备：被输入第1数据的第1输入端子；和被输入第2数据的第2输入端子，在所述第1数据为第1状态、且所述第2数据为所述第1状态的情况下，向所述第2栅电极供给第1电压，向所述第3栅电极...

【专利技术属性】
技术研发人员：冈岛睦，石坂守，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：