多端口存储系统技术方案

用各可触发顺序脉冲发生器寻址存储器阵列的读列导线和写列导线，发生器在收到各触发脉冲时，给阵列各列导线提供相应的读和写地址脉冲。待存储的数据按写顺序脉冲发生器所确定的速率每次一列并行写入存储单元，并按读顺序脉冲发生器确定的速率每次一列地复原。最好选取读／写速率比对视频数据时间压缩、时间扩展或使其恒定延迟；还可同时读写数据而不产生总线争用的问题；寻址简化，只要定时给脉冲发生器提供触发脉冲无需将二进制寻址数据加到存储器。（*该技术在2013年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及存储器，特别涉及适合电视用途的多端口存储器。为对图象进行处理，迄今提出了各种各样存储器。如下面将谈到的那样，这些周知的存储器大体上是在其复杂程度方面视其具体用途的不同而异。复杂程度低的存储器有简单的移位寄存器、电荷耦合器件和提供固定量延迟的玻璃延迟线。这类器件例如可用于行梳状滤波器滤波将亮度信号和色度信号分开的用途上。作为另一个例子，这些器件还可用于逐行扫描处理系统中，用以进行竖向内插或“行均化”，以产生额外的图象行供显示之用。此外，在逐行扫描的应用中，一行移位寄存器还可以以其双倍输入速率加以“读取”或加上“时钟脉冲”(clocked)，从而使其具备图象行的时间压缩功能。然而，这类器件的编址能力有限。在要有相当大延时的应用场合中，可以将许多串行移位寄存器和并行移位寄存器组合起来，如例如在1973年10月2日颁发给P.K.Weimer题为“数字和模拟数据处理器件”的美国专利，3763，480中所述的那样。在Weimer存储器的一个实施例中，串行输入信号用串行输入并行输出(SIPO)移位寄存器转换成并行形式。一旦处于并行的形式，数据就依次由多个并行寄存器加以延迟，最后一个并行寄存器的输出耦合到一个并行输入串行输出(PISO)移位寄存器，以便将数据转换成原来的串行形式。可是这种结构不适用于需要在不同的时钟频率下同时读取和书写的场合。人们知道，有一些双端口图象存储器，其特点是能进行全地址编址，即可以写(存入)或读(复原)任何存储单元中的任何象素。这种传统的图象RAM(随机存取存储器)，其操作或读和写是同时进行的。这类器件特别适用于计算机的图象图表处理和电视接收机中的“画中画”处理。双端口图象RAM的例子有Motorola公司出品的MCM68HC34型存储器，例如1988年出版(第二次印刷)的Motorola数据手册《存储器》第5章第3-10页上即介绍了这种存储器。但这种存储器有这样一个问题，读/写寻址需要许多地址线和复杂的解码器来访问随机存取存储器(RAM)中的各存储单元，而且各地址必须以二进制的形式提供，需要许多写地址位输入和许多读地址位输入。按例如1989年4月11日颁发给Christopher等人题为“具有位串行地址输入端口的双端口图象存储系统”的美国专利4，821，226中所述的那样，将二进制地址数据串行传输到上述存储器可以将上述寻址问题减少到一定的程度。在Christopher等人的存储系统的一个实施例中，读和写地址数据以及控制信号都串行存入移位寄存器中。地址排序电路将读和写地址值转移到综合读/写地址寄存器(integralreadandwriteaddressregisters)中，然后根据控制值启动相应的读和/或写操作。尽管这种系统中的寻址是略微简化了，但寻址实质上仍然按二进制码进行，而且需用较复杂的地址解码器和存储寄存器。本专利技术的目的在于满足对能力在上述简单和复杂的存储器之间的多端口存储系统的需要。更具体地说，本专利技术的目的在于提供一种多端口图象存储器(1)该存储器的读和写操作可以同时进行，(2)该存储器可在不同的时钟频率下写和读，(3)该存储器的特点是，寻址过程简化了，无需读/写地址的多位数字输入。实施本专利技术的一个双端口存储系统有一个存储器阵列，该阵列有两个行导线和两个列导线供各存储单元用，各存储单元有第一端子、第二端子、第三输入端子和第四输入端，第一端子接数据输入行导线，第二端子接数据输出行导线，第三输入端接写地址列导线，第四输入端接读地址列导线。输入装置是为将待存储的数据加到所述数据输入行导线上而设的，输出装置则是为从所述数据输出行导线复原所存储的数据而设的。各存储单元由第一可触发顺序脉冲发生器加以寻址，该发生器有一个触发输入端和多个与所述写地址列导线相耦接的输出端，发生器本身则根据加到所述触发输入端的写触发脉冲顺次地将存储单元地址信号以预定的第一速率加到所述写列导线上。第二可触发顺序脉冲发生器是为读寻址而设的，该第二发生器有一个触发输入端和多个与所述读地址列导线相耦接的输出端，发生器本身则根据加到所述触发输入端的读触发脉冲顺次地将存储单元读地址信号以预定的第二速率加到所述读列地址导线上。读/写周期由按定时关系产生所述读和写触发脉冲的控制信号发生器来控制。按照本专利技术的另一个特点，可以选取预定速率的相对值，从而可以对所复原的数据进行时间压缩、时间扩展或定时延迟。附图中示出了本专利技术的上述和其它特点，其中类似的元件用类似的编号表示。附图说明图1是本专利技术实施例的一个双端口图象存储系统。图2是说明图1系统操作过程的时序图。图3是适用于图1系统的存储单元的电路图。图4是用以按定时关系给图1的系统提供预充电脉冲和读脉冲定时脉冲的设备的方框图。图5是适合图1存储系统使用的预充电和锁存电路图。图1的存储系统10对这样的一些应用场合特别有用，即不需要对“位映象”(bitmapped)的象素进行寻址但可能需要同时读/写而无须对读/写时钟频率加以限制且简化寻址有利的应用场合。举例说，这里所公开的存储系统可用作简单的1H(一水平线)延迟线，用在象用梳状滤波器分离亮度和色度信号或垂直行内插之类的应用场合。如即将说明的那样，只要将存储器的读/写线结合在一起接到公用的时钟信号源即可达到这种应用方式。在其它用途中，例如进行图象时间压缩时，只需要提供频率高于写时钟脉冲的读时钟脉冲即可。这正是逐行扫描系统的情况，这种系统中的各存储器一般是以两倍写时钟频率读出以进行2∶1的时间压缩。另一种用途是用可调节的读和/或写时钟频率进行图象时基校正。就本专利技术所公开的存储系统综合起来讲，在所有上述应用实例中，存储器寻址的简化措施是在存储器阵列12中采用特殊形式的动态存储单元14，同时采用独立的读/写顺序脉冲发生器。该动态存储单元具有能有效地将读和写列导线隔离开来因而使读/写操作可独立进行的存储节点(storagenode)。这些独立的读/写顺序脉冲发生器收到相应的读/写“启动“或“触发”脉冲时按预定的相应速率顺次产生单元地址。由于单元节点的隔离作用，因而读和写列导线之间不会有“总线争用”的问题。此外，读/写行导线系接到存储单元不同的端口上。上述措施综合起来就得出如上所述的存储系统，该系统中的读操作和写操作可以同时进行，按(压缩、非压缩或图象扩展)不同的时钟频率进行读/写，而且可以避免各个(“位映象”)存储单元寻址复杂化。更详细地说，存入存储器阵列12的存储单元14中的数据是由视频源16提供的，视频源16经多路传输转换(MUX)开关18接锁存器20，锁存器20的输出端接多个行数据导线22。举例说，视频源16可以是模/数转换器或其它合适的数字视频数据源。为说明起见，假设数据在总线上由8位数据字节组成。多路传输转换开关有选择地将8位数据节经总线26加到锁存器电路20的多个锁存器的输入端。举例说，假设锁存器20有64个存储单元，因而可以存储8个字节各为8位的视频数据样品，并将得出的64位数据提供给写行导线22。转换器16、开关18和锁存器20的定时信号由控制信号发生器28提供，该发生器还提供存储系统其它元件的定时和控制信号。为说明清楚和简化附图起见，图中没有示出载送定时信号的各导线。一般说来，视频源16的取样时钟脉本文档来自技高网...

【技术保护点】
一种多端口存储系统，包括：一个存储器阵列（１２），每行存储单元有两个行导线（２２，４２），每列存储单元有两个列导线（３４，４４），各存储单元有第一端子、第二端子、第三输入端和第四输入端，所述第一端子接数据输入行导线（２２），所述第二端子接数据输出行导线（４２），所述第三输入端接写地址列导线（３４），所述第四输入端接读地址列导线（４４）；输入装置（１６，１８，２０），用以将待存储的数据加到所述数据输入行导线上；和输出装置（４６，４８），用以从所述数据输出行导线复原所存储的数据；其特征在于：第一可触发顺序脉冲发生器（３０），该发生器有一个触发输入端和多个耦接所述写地址列导线（３４）的输出端，所述发生器根据加到所述触发输入端的写触发脉冲（ＷＰ）顺次将存储单元地址信号以第一预定速率加到所述写列导线上；第二可触发顺序脉冲发生器（４０），该发生器有一个输入端子和多个耦接所述读地址列导线（４４）的输出端子，所述发生器根据加到所述触发输入端的读触发脉冲（ＲＰ）顺次将存储单元读地址信号以第二预定速率加到所述读列地址导线上；和控制信号发生器（２８），用以按定时关系产生所述读和写触发脉冲。

【技术特征摘要】
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【专利技术属性】
技术研发人员：PD菲利曼，
申请(专利权)人：汤姆森肖费电子有限公司，
类型：发明
国别省市：US[美国]