延迟装置及延迟控制方法制造方法及图纸

本发明专利技术提供一种延迟装置及延迟控制方法。延迟装置包括至少一个电流控制延迟组以及至少一个开关。所述至少一个电流控制延迟组耦接至传输线，每一电流控制延迟组包括至少一个电流控制延迟器，每一电流控制延迟器根据控制电压提供延迟。开关分别耦接在电流控制延迟组和传输导线之间，开关的每一个根据施加至其的使能信号的位被导通或断开。本发明专利技术可动态调整所产生的延迟，并且能够不受寄生电容的影响。并且能够不受寄生电容的影响。并且能够不受寄生电容的影响。

【技术实现步骤摘要】
延迟装置及延迟控制方法


[0001]本专利技术涉及一种延迟装置及延迟控制方法，特别是涉及一种不需要编码器，且可动态调整的延迟装置及延迟控制方法。

技术介绍

[0002]随着电子科技的进步，集成电路的设计，成为重要的关键技术。而在电路设计中，常需要进行控制传输导线上的传输延迟。在现有技术中，有很多做法可以调整传输导线上的传输延迟。例如在传输导线设置电容器的值或通过控制缓冲器的上拉或下拉电流源来产生延迟，上述方法，所产生的延迟量，可能受到传输到在线的寄生电容的影响而难以控制，或者可操控的延迟量的调整范围常受到限制，而无法满足设计规格上的需求。另外，现有技术中常需要设置复杂的译码器，来针对所提供的传输导线的传输延迟量进行编程，并且，这种作法也难以控制传输延迟在调整上的线性度，无法提供高精度的设计规格的要求。

技术实现思路

[0003]本专利技术是针对一种延迟装置以及延迟控制方法，在不需要编码器的前提下，可动态调整所产生的延迟，并且能够不受寄生电容的影响。
[0004]根据本专利技术的实施例，延迟装置包括至少一个电流控制延迟器以及至少一个开关。电流控制延迟组耦接至传输线，每一电流控制延迟组包括至少一个电流控制延迟器，每一电流控制延迟器根据控制电压提供延迟。开关分别耦接在电流控制延迟组和传输导线之间，开关的每一个根据施加至其的使能信号的位被导通或断开。
[0005]根据本专利技术的实施例，延迟控制方法包括：在传输导线上设置至少一个电流控制延迟组，每一电流控制延迟组包括至少一个电流控制延迟器；提供控制电压至每一电流控制延迟器以使每一电流控制延迟器提供延迟；在传输导线与电流控制延迟组间分别设置多个开关；以及分别提供使能信号的对应位至每个开关以使每一开关分别被导通或断开。
附图说明
[0006]包含附图以便进一步理解本专利技术，且附图并入本说明书中并构成本说明书的一部分。附图说明本专利技术的实施例，并与描述一起用于解释本专利技术的原理。
[0007]图1为本专利技术一实施例的延迟装置的示意图；
[0008]图2为本专利技术另一实施例的延迟装置的电路示意图；
[0009]图3A以及图3B为本专利技术实施例的延迟装置中的电流控制延迟器的其他实施方式的示意图；
[0010]图4为本专利技术另一实施例的延迟装置的示意图；
[0011]图5A以及5B为本专利技术图4实施例的延迟装置400执行延迟调整动作时的等效电路图；
[0012]图6为本专利技术一实施例的延迟控制方法的流程图。
[0013]附图标号说明
[0014]100、200、400：延迟装置；
[0015]110～1N0：电流控制延迟组；
[0016]410：使能信号产生器
[0017]420：控制电压产生器
[0018]BUF1、BUF2：缓冲器；
[0019]D11～DN1：二极管；
[0020]DC11～DCNM、DC11A～DCNMB：电流控制延迟器；
[0021]EN：使能信号；
[0022]EN<0>～EN<N
‑
1>：位；
[0023]IN：输入信号；
[0024]M11～MN1、M31、M32、M33：晶体管；
[0025]MP1、MP2、MN1、MN2：晶体管；
[0026]OUT：输出信号；
[0027]SW1～SWN、SW1A～SWNB：开关；
[0028]TWR、TWR1、TWR2：传输导线；
[0029]VC：控制电压；
[0030]VCC：电源电压；
[0031]VSS：参考接地端；
[0032]S610～S640：控制步骤。
具体实施方式
[0033]在下面的详细描述中，参考了构成其一部分的附图。在附图中，类似的符号通常表示类似的组成部分，除非上下文另有说明。
[0034]请参照图1，图1为本专利技术一实施例的延迟装置的示意图。延迟装置100包括多个电流控制延迟组110～1N0以及多个开关SW1～SWN。其中，每一电流控制延迟组可包括至少一个电流控制延迟器。在一些实施例中，每一电流控制延迟组中所包括的电流控制延迟器的数量可并不相同。例如，如图1所示，第一电流控制延迟组110中包括1个电流控制延迟器DC11；第二电流控制延迟组110中包括2个电流控制延迟器DC21、DC22；第N电流控制延迟组1N0中则包括M个电流控制延迟器DCN1～DCNM，其中M可以等于2
N
‑1，N为正整数。也就是说，在本实施例中，在电流控制延迟组110～1N0中，两个相邻的电流控制延迟组中所具有的电流控制延迟器的数量的比为1:2。而本实施例中的电流控制延迟组110～1N0中所分别具有的电流控制延迟器的数量比，依序为1:2:4:
…
:2
N
‑1。
[0035]开关SW1～SWN分别耦接电流控制延迟组110～1N0与传输导线TWR之间。在本实施例中，传输导线TWR可耦接在缓冲器BUF1以及缓冲器BUF2之间。缓冲器BUF1的输入端接收输入信号IN，缓冲器BUF2的输出端提供输出信号OUT。开关SW1～SWN分别接收使能信号EN的多个位EN<0>～EN<N
‑
1>。其中，位EN<0>可以为使能信号EN的最低有效位(Least Significant Bit,LSB)，位EN<N
‑
1>则可以为使能信号EN的最高有效位(Most Significant Bit,MSB)。
[0036]在本专利技术其他实施例中，电流控制延迟组的数目最少可以为1个，对应连接的开关
数目最少也可以为1个。而每个电流控制延迟组中包括的电流控制延迟器可以为一个或是多个，没有特定数量限制。
[0037]在另一方面，电流控制延迟组110～1N0中的电流控制延迟器的数量，可依据开关SW1～SW所接收的使能信号EN的多个位EN<0>～EN<N
‑
1>的位高低顺序来进行设置。其中，接收使能信号EN的最低有效位(位EN<0>)的开关SW1所耦接的电流控制延迟组110中仅包括1个(＝20)电流控制延迟器DC11；接收使能信号EN的第二低有效位(位EN<1>)的开关SW2所耦接的电流控制延迟组110中则包括2个(＝21)电流控制延迟器DC21、DC22。依此类推，接收使能信号EN的最高有效位(位EN<N
‑
1>)的开关SWN所耦接的电流控制延迟组110中则包括M个(＝2
N
‑1)电流控制延迟器DCN1～DCNM。也就是说，使能信号EN的多个位EN&本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种延迟装置，其特征在于，包括：至少一个电流控制延迟组，所述至少一个电流控制延迟组耦接至传输线，每一所述电流控制延迟组包括至少一个电流控制延迟器，每一所述电流控制延迟器根据控制电压提供延迟；以及至少一个开关，分别耦接在所述至少一个电流控制延迟组和传输导线之间，所述至少一个开关的每一个根据施加至其的使能信号的位被导通或断开。2.根据权利要求1所述的延迟装置，其特征在于，每一所述电流控制延迟器包括：第一晶体管，根据所述控制电压以提供电流；以及延迟单元，与所述第一晶体管一起串联耦接在所述传输导线以及参考接地端之间，根据所述电流执行充电或放电动作以提供所述延迟。3.根据权利要求2所述的延迟装置，其特征在于，所述延迟单元为二极管。4.根据权利要求2所述的延迟装置，其特征在于，所述延迟单元为第二晶体管，所述第二晶体管的第一端耦接至所述第一晶体管，所述第二晶体管的控制端耦接至所述第二晶体管的第一端，所述第二晶体管的第二端耦接至所述参考接地端，所述第二晶体管为N型晶体管。5.根据权利要求2所述的延迟装置，其特征在于，所述延迟单元为第二晶体管，所述第二晶体管的第一端耦接至所述第一晶体管，所述第二晶体管的控制端耦接至所述第二晶体管的第二端，所述第二晶体管的第二端耦接至所述参考接地端，所述第二晶体管为P型晶体管。6.根据权利要求1所述的延迟装置，其特征在于，相邻的两个所述电流控制延迟组中所包括的电流控制延迟器的数量之比为1:2。7.根据权利要求1所述的延迟装置，其特征在于，所述使能信号的每一位对应控制一个开关的导通或断开。8.根据权利要求7所述的延迟装置，其特征在于，所述使能信号的每一位的位顺序与对应的所述电流控制延迟组的所述...

【专利技术属性】
技术研发人员：许文林，江立新，曲勃，陈金福，
申请(专利权)人：澜起电子科技昆山有限公司，
类型：发明
国别省市：