一种芯片系统的编译仿真加速方法技术方案

本发明专利技术公开了一种芯片系统的编译仿真加速方法，所述芯片系统包括单芯片系统或者由多个单芯片系统组成的多芯片系统，所述方法包括为芯片系统中每个不同的单系统提供子系统的桩文件以替换原子系统，在进行验证时，根据不同的需求做相应配置以简化设计，加速编译仿真。本发明专利技术优化了多芯片系统的编译仿真速度，减少了编译仿真对机器内存的占用，提高了复杂场景案例的验证可行性。对于验证人员而言，操作简单，少许配置即可简化大量无关的设计从而加速编译仿真，节省时间，增加应用场景的验证覆盖。覆盖。覆盖。

【技术实现步骤摘要】
一种芯片系统的编译仿真加速方法


[0001]本专利技术公开了一种芯片系统的编译仿真加速方法，涉及多芯片系统的前端设计和验证


技术介绍

[0002]芯片作为构筑信息社会的基础，通过以电子产品的终端形式在社会的方方面面加以使用，提高了人类的生活质量。最近这些年，人工智能越来越多地出现在了新型IT设备和互联网、汽车、安全等诸多领域中，AI芯片的研发和产品成为当今一大热点。
[0003]在AI芯片研发过程中，为了赶上产品周期，克服芯片研发长周期和算法更新迭代快的时间冲突，出现了一种采取chiplet封装特征的AI芯片系统。Chiplet封装技术的目标在于将多个小芯片通过新的封装技术最终封装成为一个更大的系统，而在保证小芯片核心功能稳定的情况下，可以解决芯片研发周期长与产品上市时间紧张、以及复杂芯片研发任务重、风险高等一系列问题。
[0004]采用chiplet封装方案的AI芯片系统就是将每个具备标准算力的AI算法模型和必要的处理器、存储、片上网络和对外接口等结构特征的模块集成为一个AI芯片系统。这些标准的AI系统可以独自流片为裸片（裸die），而在后期可以根据客户的需求将这些裸片通过 chiplet技术、按照算力的需求将一定数目的单AI芯片系统通过片间互联接口联结成为多AI芯片系统，而后该系统可以作为一个满足算力的芯片交付给不同需求的用户。
[0005]目前随着芯片设计愈加复杂，前端验证难度随之增大，仿真速度太慢亦影响迭代。当进入多芯片系统阶段，多芯片互连联合验证更成为一大挑战。对于传统芯片，如果不注意加速仿真方法，可能只会造成些许人力和时间的浪费。但对于多芯片系统这种超复杂的场景验证，如果没有很好地加速编译仿真，很可能直接影响验证覆盖和项目进度，无法完成所需的验证项。
[0006]现有技术中，缺少一种能够在满足验证需求的前提下，最大化地减少编译仿真时间的技术方案。

技术实现思路

[0007]本专利技术所要解决的技术问题是：针对现有技术的缺陷，提供一种芯片系统的编译仿真加速方法，所述方法可以在项目周期中，通过少许配置，简化不相关的设计。从而减少编译仿真时间，又满足测试用例的验证需求，同时减少对机器内存资源的占用，提升仿真资源利用率和大型复杂场景的验证可行性。本专利技术可适用于各种面向chiplet封装技术的多芯片系统研发，能为多芯片互连验证节省大量的编译仿真时间。
[0008]本专利技术为解决上述技术问题采用以下技术方案：一种芯片系统的编译仿真加速方法，所述芯片系统包括单芯片系统或者由多个单芯片系统组成的多芯片系统，所述方法包括为芯片系统中每个不同的单系统提供子系统的桩文件以替换原子系统，在进行验证时，根据不同的需求做相应配置以简化设计，加速编译
仿真。
[0009]进一步的，所述根据不同的需求做相应配置以简化设计包括，当需要验证芯片系统中的若干个几个子系统时，通过配置放空与此次验证无关的其他子系统。
[0010]进一步的，所述放空与此次验证无关的其他子系统具体包括：步骤1、为每个子系统准备其相应桩文件，所述桩文件与该子系统有相同的接口以实现上层实例化，桩文件内部将输出信号赋值，无其他逻辑；步骤2、在待测设计实例化各子系统的位置，添加宏区分原子系统实例化和放空模块实例化；步骤3、在验证时，通过增加相应的宏选项，使验证平台与待测设计相连，运行相应的测试用例。
[0011]作为本专利技术的进一步优选方案，针对由多个单芯片系统组成的多芯片系统，如果内部存在多个相同的单系统，额外增加顶层文件；所述顶层文件的文件命名和放空内部子系统所需要的宏均加入尾标以示区分，放空各单系统对应的宏亦加入相应尾标。
[0012]针对由多个单芯片系统组成的多芯片系统，其中每个单芯片系统内都有多个子系统及其总线，单芯片系统之间也有符合特定协议的接口互联；当验证单芯片系统之间的子系统通路时，把不相关的单芯片系统及不相关的子系统一并放空，具体放空方法包括：步骤一、为每个单芯片系统与单芯片系统内的子系统准备桩文件，其均有相应的接口以便上层实例化，内部将输出信号赋值，无其他逻辑；步骤二、在待测设计实例化各单芯片系统的位置，添加宏定义以区分原单芯片系统的实例化和stub实例化；如果多芯片系统中用到多个相同功能的单芯片系统,需要为单芯片系统增加同数目的顶层文件，顶层文件名中加入数字尾标，将顶层文件中放空子系统的宏定义亦添加对应的数字尾标；待测设计需要为这些相同的单芯片系统及桩文件用对应的数字尾标的宏加以区分；步骤三、在验证时，通过增加相应的宏选项，使验证平台与简化后的待测设计相连，运行相应的测试用例。
[0013]本专利技术采用以上技术方案与现有技术相比，具有以下技术效果：本专利技术所述的方法很好地优化了多芯片系统的编译仿真速度，减少了编译仿真对机器内存的占用，提高了复杂场景案例的验证可行性。对于验证人员而言，操作简单，少许配置即可简化大量无关的设计从而加速编译仿真，节省时间，增加应用场景的验证覆盖。
附图说明
[0014]图1是本专利技术提供的单芯片系统结构图。
[0015]图2是本专利技术提供的面向单芯片系统的加速编译仿真的简化设计结构图。
[0016]图3是本专利技术提供的多芯片系统结构图。
[0017]图4是本专利技术提供的面向多芯片系统的加速编译仿真的简化设计结构图。
[0018]图5是本专利技术提供的面向多芯片系统的放空方案示意图。
具体实施方式
[0019]下面详细描述本专利技术的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。
[0020]下面结合附图对本专利技术的技术方案做进一步的详细说明：如图1所示是单芯片系统结构图。单芯片系统中包含多个子系统及互联总线。当只验证其中某几个子系统时，可通过配置放空与此次验证无关的子系统如图2，从而简化设计以加速编译仿真。具体放空部分子系统方式如下：步骤1、为每个子系统准备其相应桩文件，与该子系统有相同的接口以便上层实例化。桩文件内部将输出信号赋值，无其他逻辑。
[0021]步骤2、在DUT（待测设计）实例化各子系统的位置，添加宏区分原子系统实例化和放空模块实例化。
[0022]步骤3、在验证时，通过增加相应的宏选项，使验证平台与诸如图2的DUT相连，运行相应的测试用例，极大的减少了编译和仿真时间。
[0023]如图3所示是面向chiplet封装技术的多芯片系统结构图，其中每个Die内都有多个子系统及其总线，Die间也有符合特定协议的接口互联。这些Die中，可能有相同功能的几个Die,也可能是不同功能的Die互联。当验证Die与Die之间的子系统通路时，把不相关的Die及不相关的子系统一并放空如图4。
[0024]具体放空方式如下：步骤一、为每个Die与Die内的子系统准备桩文件，其均有相应的接口以便上层实例化，内部将输出信号赋值，无本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片系统的编译仿真加速方法，其特征在于：所述芯片系统包括单芯片系统或者由多个单芯片系统组成的多芯片系统，所述方法包括为芯片系统中每个不同的单系统提供子系统的桩文件以替换原子系统，在进行验证时，根据不同的需求做相应配置以简化设计，加速编译仿真。2.如权利要求1所述的一种芯片系统的编译仿真加速方法，其特征在于：所述根据不同的需求做相应配置以简化设计包括，当需要验证芯片系统中的若干个几个子系统时，通过配置放空与此次验证无关的其他子系统。3.如权利要求2所述的一种芯片系统的编译仿真加速方法，其特征在于，所述放空与此次验证无关的其他子系统具体包括：步骤1、为每个子系统准备其相应桩文件，所述桩文件与该子系统有相同的接口以实现上层实例化，桩文件内部将输出信号赋值，无其他逻辑；步骤2、在待测设计实例化各子系统的位置，添加宏区分原子系统实例化和放空模块实例化；步骤3、在验证时，通过增加相应的宏选项，使验证平台与待测设计相连，运行相应的测试用例。4.如权利要求3所述的一种芯片系统的编译仿真加速方法，其特征在于，由多个单芯片系统组成的多芯片系统，如果内部存在多个相同的单系...

【专利技术属性】
技术研发人员：曹舒婷，黄海林，张小伟，李力游，小约翰，
申请(专利权)人：南京蓝洋智能科技有限公司，
类型：发明
国别省市：