一种Die-to-DieSerdes接口扰码方法技术

本发明专利技术公开了一种Die

【技术实现步骤摘要】
一种Die
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to
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Die Serdes接口扰码方法


[0001]本专利技术属于Serdes设计
，具体涉及一种Die
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to
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Die Serdes接口扰码方法。

技术介绍

[0002]多芯片集成技术是指将多个小芯片(Chiplet)通过Die
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to
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Die(简称：D2D)接口互联在一起，最后封装成一颗大芯片，这项技术被业界广泛认为是摩尔定律的延续，相比传统的Soc芯片具有明显的节省成本的优势。D2D接口是指在同一个封装内的两个小芯片之间高速数据互联的接口，通常由模拟PHY和数字控制器组成，其中模拟PHY使用高速SerDes架构或高密度并行架构实现。本专利技术的D2D接口使用的是高速串行SerDes是英文Serialize(串行器)/De
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Serialize(解串器)的简称，这是一种时分多路复用、点对点串行通信技术，发送端将低速并行信号转换为高速串行信号，接收端再将接收到的高速串行信号转换成低速并行信号。
[0003]伪随机二进制序列(Pseudo
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Random Binary Sequence,简称PRBs)是SerDes测试的必要手段，通常将测试分为发送端和接收端，发送端测试包括眼图、抖动、信号波形、幅度、上升下降时间等，接收端测试包括误码率、抖动容限、接收机灵敏度等，PRBs生成的基本原理是M序列(最长线性反馈移位寄存器序列的简称)，根据M序列的本原多项式的不同，得到的序列也不同，常用的有PRBS7、PRBS15、PRBS23和PRBS31。
[0004]线性反馈移位寄存器(linear feedback shift register，简称：LFSR)由n个移位寄存器和若干个异或门组成(各个反馈系数路径只由模二加/异或组成为线性反馈)，如图1所示，g0～gn只能取0或1，0表示反馈通路不存在，LFSR的特征多项式为其中x
i
分别对应图中Xi，只要LFSR的特征多项式为本原多项式，则LFSR可产生M序列。
[0005]加扰是将在发送端将要传输的数据随机化，避免产生较长的连续“0”或连续“1”序列，以造成EMI噪声干扰相邻信道或接收端SerDes异常。解码是接收端将随机序列还原。扰码的基本原理也是M序列，从产生序列的结构上来说，可分为自同步扰码(Self Synchronous Scrambling，简称SSS)与帧同步扰码(Frame Synchronous Scrambling，简称FSS)，自同步扰码中外部输入的码流参与下一次LSFR状态寄存器的更新，但帧同步扰码中外部输入的码流不参与下一次LSFR状态寄存器的更新，帧同步扰码实现简单但需要额外的同步信息，自同步扰码不需要同步信息但如果出现一个信号的偏差则错误会扩散。
[0006]PRBs测试与扰码在SerDes的物理编码子层(Physical Coding Sublayer，简称PCS)通常是独立的存在，两者使用的本原多项式也各不相同，这点与SerDes的应用场景，传统的使用场景传输距离较长，信道质量很难理想，而SerDes在D2D应用场景中，链路距离短、损耗低，且没有明显的不连续性，物理层架构不妨充分利用这些良好的信道特性来降低设计复杂性并节省芯片面积与功耗。
[0007]目前，基于SerDes的Die
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to
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Die接口设计在国内还属于空白领域，相比于Die
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Die接口，使用SerDes的总线，如PCIe、400G以太网等都是基于长距离、信道非一致的接口传输，而Die
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to
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Die作用的场景是信道距离短，连续性好，传输速度快，要求功耗低、延迟小、芯片面积小。

技术实现思路

[0008]本专利技术的目的是提供一种Die
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to
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Die Serdes接口扰码方法，充分满足SerDes在112Gbps传输速度下加扰与PRBs码流生成时序，并可以在传输空闲状态时自行产生随机码以保证SerDes正常运转，在有传输任务时切换回正常扰码模式。
[0009]本专利技术所采用的技术方案是，Die
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to
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Die Serdes接口扰码方法，具体按照以下步骤实施：
[0010]步骤1、推导PRBs的128bit并行计算方式，计算串行结构下128个时钟周期时值；
[0011]步骤2、推导帧同步扰码结构的128bit并行计算方式，得到下一个时钟周期输出128bit并行扰码码元；
[0012]步骤3、将PRBs与帧同步扰码相结合；
[0013]步骤4、带入PRBs31本原多项式，推导出基于PRBs31的帧同步扰码结构的128bit并行计算方法，得到下一个时钟周期输出128bit码元；
[0014]步骤5、发射器端应用扰码器设计；
[0015]步骤6、接收器端应用解扰器设计。
[0016]本专利技术的特点还在于，
[0017]步骤1具体按照以下步骤实施：
[0018]PRBs31的本原多项式为G(x)＝x
31
+x
28
+1，s0～s
30
表示31个状态寄存器，所述31个状态寄存器按照序号从小到大的顺序从左到右串联起来，s0在最左边，s
30
在最右边，每个时钟周期，所有状态寄存器值向前移一位，即s0的值传递给s1，s1的值传递给s2，以此类推，s
29
的值传递给s
30
，s
30
和s
27
异或后的值传递给s0，每移位一次，则输出1bit码流，码流值为状态寄存器s
30
的值，表示异或，若采用串行结构输出128bit信号，需要128个时钟周期，串行结构不满足高速时钟周期下1个时钟周期输出128bit码流的需求，令表示当前时钟周期状态机寄存器的值，令表示下一个时钟周期状态寄存器的值，构造传递矩阵T，使得S
(n)
＝T
·
S
(n
‑
1)
，S
(n
‑
1)
表示第n
‑
1个时钟周期状态寄存器的值，S
(n)
表示第n个时钟周期状态寄存器的值，
[0019]则
[0020][0021]T是一个31*31的矩阵，k个时钟周期后得S
(k)
＝T
k
·
S
(0)
，S
(k)
表示第k个时钟周期31个状态寄存器的值，T
k
为k个传递矩阵T之积，S
(0)
为当前时钟周期下31个状态寄存器的值，由此事先计算出由此事先计算出一共本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.Die
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to
‑
Die Serdes接口扰码方法，其特征在于，具体按照以下步骤实施：步骤1、推导PRBs的128bit并行计算方式，计算串行结构下128个时钟周期时值；步骤2、推导帧同步扰码结构的128bit并行计算方式，得到下一个时钟周期输出128bit并行扰码码元；步骤3、将PRBs与帧同步扰码相结合；步骤4、带入PRBs31本原多项式，推导出基于PRBs31的帧同步扰码结构的128bit并行计算方法，得到下一个时钟周期输出128bit码元；步骤5、发射器端应用扰码器设计；步骤6、接收器端应用解扰器设计。2.根据权利要求1所述的Die
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to
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Die Serdes接口扰码方法，其特征在于，所述步骤1具体按照以下步骤实施：PRBs31的本原多项式为G(x)＝x
31
+x
28
+1，s0～s
30
表示31个状态寄存器，所述31个状态寄存器按照序号从小到大的顺序从左到右串联起来，s0在最左边，s
30
在最右边，每个时钟周期，所有状态寄存器值向前移一位，即s0的值传递给s1，s1的值传递给s2，以此类推，s
29
的值传递给s
30
，s
30
和s
27
异或后的值传递给s0，每移位一次，则输出1bit码流，码流值为状态寄存器s
30
的值，表示异或，若采用串行结构输出128bit信号，需要128个时钟周期，串行结构不满足高速时钟周期下1个时钟周期输出128bit码流的需求，令表示当前时钟周期状态机寄存器的值，令表示下一个时钟周期状态寄存器的值，构造传递矩阵T，使得S
(n)
＝T
·
S
(n
‑
1)
，S
(n
‑
1)
表示第n
‑
1个时钟周期状态寄存器的值，S
(n)
表示第n个时钟周期状态寄存器的值，则则T是一个31行31列的矩阵，k个时钟周期后得S
(k)
＝T
k
·
S
(0)
，S
(k)
表示第k个时钟周期31个
状态寄存器的值，T
k
为k个传递矩阵T之积，依然是一个31行31列的矩阵，S
(0)
为当前时钟周期下31个状态寄存器的值，由此事先计算出一共128个时刻状态寄存器s
30
的计算公式，得到并行的128bit PRBs码流，在输出128bit并行码流的同时，算出串行结构下从当前时钟周期记起，128个时钟周期后全部31个状态寄存器的值，即3.根据权利要求2所述的Die
‑
to
‑
Die Serdes接口扰码方法，其特征在于，所述步骤2具体按照以下步骤实施：作为PCIe、UCIe使用的扰码多项式，本原多项式为G(x)＝x
23
+x
21
+x
16
+x8+x5+x2+1，一共使用了23个状态寄存器s0～s
22
，这23个状态寄存器按照序号从小到大的顺序从左到右串联起来，s0在最左边，s
22
在最右边，每个时钟周期，所有状态寄存器值向前移一位，即s0的值传递给s1，s1的值传递给s2，以此类推，s
21
的值传递给s
22
，s
22
，s
20
，s
15
，s7，s4和s1一共6个状态寄存器异或后的值传递给s0，状态寄存器s0的值与输入的1bit数据异或，输出1bit扰码数据，每...

【专利技术属性】
技术研发人员：孙睿，
申请(专利权)人：北极雄芯信息科技西安有限公司，
类型：发明
国别省市：