用于改进的硅锗源极和漏极接触部的钛和硅的共沉积制造技术

公开了为采用硅和锗源极和漏极材料的晶体管提供改进的接触电阻和接触界面稳定性的源极和漏极接触部、相关的晶体管结构、集成电路、系统和制作方法。这样的源极和漏极接触部包括位于硅和锗源极和漏极上的由共沉积的钛和硅构成的接触层。所公开的源极和漏极接触部提高了包括开关速度和可靠性在内的晶体管性能。能。能。

【技术实现步骤摘要】
用于改进的硅锗源极和漏极接触部的钛和硅的共沉积

技术介绍

[0001]在晶体管应用中，分别位于源极和漏极材料与金属源极和漏极接触部之间的界面处的接触电阻是与晶体管性能以及采用所述晶体管的装置可获得的时钟频率直接相关的重要特性。此外，对于外延硅锗(SiGe)源极和漏极结构而言，在被金属源极和漏极接触之后进行的高温处理可能引起相互扩散，其又可能在外延SiGe中引起空隙。这样的空隙可能引起装置故障和其他问题。
[0002]希望提供具有降低的接触电阻和更高的可靠性的源极和漏极接触部。正是相对于这些以及其他考虑事项而言，才一直需要所介绍的改进。这样的改进对于改进晶体管以获得电子装置中的更高性能集成电路可能变得至关重要。
附图说明
[0003]在附图中通过举例方式而非通过限制方式对本文描述的素材给出了举例说明。为了例示的简单和清晰起见，图中所示元件未必是按比例绘制的。例如，为了清晰起见，一些元件的外形尺寸可能相对于其他元件被放大。此外，在认为适当的情况下，在各附图之间重复附图标记以指示对应的或类似的元件。在附图中：
[0004]图1是具有包括共沉积的钛和硅层的源极和漏极接触部的晶体管结构的截面侧视图的图示；
[0005]图2是图1的晶体管结构的部分的截面侧视图的图示，其包括图1的晶体管结构的源极接触部的近景图；
[0006]图3示出了示出用于制作晶体管结构的示例性工艺的流程图；
[0007]图4A、图4B、图4C、图4D、图4E、图4F、图4G和图4H示出了在执行特定制作操作时的示例性晶体管结构的截面侧视图；
[0008]图5是包括包含共沉积的钛和硅层的源极和漏极接触部的栅极全环绕晶体管结构的截面侧视图的图示；
[0009]图6是图5的栅极全环绕晶体管结构的沿其平面截取的截面图的图示；
[0010]图7是具有包括共沉积的钛和硅层的背面源极和漏极接触部的晶体管结构的截面侧视图的图示；
[0011]图8是采用具有耦合至硅和锗源极或漏极的钛和硅接触层的装置的移动计算平台的例示图；并且
[0012]图9是全部根据本公开的至少一些实施方式布置的计算装置的功能框图。
具体实施方式
[0013]现在将参考附图描述一个或多个实施例或实施方式。虽然对具体配置和布置进行了论述，但应当理解，这只是出于例示目的而进行的。相关领域技术人员将认识到可以采用其他配置和布置而不脱离本说明书的实质和范围。对于相关领域技术人员而言，显然还可以将本文描述的技术和/或布置用到除了本文描述的之外的各种各样的其他系统和应用
中。
[0014]在下面的详细描述中参考形成了其部分的附图，其中，可以通篇以类似的附图标记表示类似的部分，以指示对应或者相似的元件。应当认识到，为了图示的简单和清晰起见，图中所示元件未必是按比例绘制的。例如，为了清楚起见，所述元件中的一些元件的外形尺寸可能相对于其他元件被放大。此外，应当理解，可以利用其他实施例并且可以做出结构和/或逻辑上的改变，而不脱离所要求保护的主题的范围。还应当指出，方向和参照，例如，上、下、顶部、底部、之上、之下等等，可以用于促进对附图和实施例的论述，而并非意在限制所要求保护的主题的应用。因此，不应从限定的意义上理解下文的详细描述，并且所要求保护的主题的范围由所附权利要求及其等价方案限定。
[0015]在下文的描述中阐述了很多细节。然而，对本领域技术人员将显而易见的是，可以在无需这些具体细节的情况下实践本专利技术。在一些情况下，公知的方法和装置被以框图的形式而非详尽的方式示出，以避免使本专利技术难以理解。整个说明书中所提到的“实施例”或者“一个实施例”意味着结合所述实施例所描述的特定特征、结构、功能或特性被包括在本专利技术的至少一个实施例中。因而，在本说明书中各处出现的短语“在实施例中”或“在一个实施例中”未必是指本专利技术的相同实施例。此外，可以在一个或多个实施例中按照任何适当方式将所述特定特征、结构、功能或特性组合。例如，第一实施例可以与第二实施例组合，只要与这两个实施例相关联的特定特征、结构、功能或特性不相互排斥。
[0016]如本专利技术的说明书和所附权利要求中所使用的，单数形式“一”和“所述”旨在也包括复数形式，除非上下文另行做出明确指示。还将理解的是，本文中所使用的术语“和/或”是指并且涵盖相关联地列出的项目中的一个或多个项目的任何和全部可能的组合。
[0017]术语“耦合”和“连接”连同它们的派生词在本文中可以用于描述部件之间的结构关系。应当理解，这些术语并非旨在彼此同义。相反，在特定实施例中，“连接”可以用于指示两个或更多元件相互直接物理或电接触。“耦合”可以用于指示两个或更多元件相互直接或者间接(其间具有其他居间元件)物理或电接触，和/或两个或更多元件相互协作或交互(例如，就像处于因果关系中)。
[0018]文中使用的术语“之上”、“之下”、“之间”和/或“上”等是指一个材料层或部件相对于其他层或部件的相对位置。例如，设置在另一层之上或者之下的一个层可以与所述的另一层直接接触，或者可以具有一个或多个居间层。此外，设置在两个层之间的一个层可以与所述的两个层直接接触，或者可以具有一个或多个居间层。相比之下，位于第二层“上”的第一层与该第二层直接接触。类似地，除非另行明确指出，否则设置在两个特征之间的一个特征可以与相邻特征直接接触，或者可以具有一个或多个居间特征。术语“直接相邻”是指这样的特征直接接触。此外，术语“基本上”、“接近”、“大致”、“附近”和“大约”一般是指处于目标值的+/
‑
10％以内。本文使用的术语“层”可以包括单一材料或者多种材料。如本说明书和权利要求中通篇使用的，通过术语
“……
中的至少一者”或
“……
中的一者或多者”联结的项目的列表可以指所列项目的任何组合。例如，短语“A、B或C中的至少一者”是指A、B、C、A和B、A和C、B和C、以及A、B和C。
[0019]本文描述的晶体管结构、装置结构、设备、集成电路、计算平台和方法涉及源极和漏极接触部到源极和漏极的界面，并且尤其涉及具有位于硅锗源极和漏极上的共沉积的钛和硅层的接触部，其用于实现改进的接触电阻和可靠性。
[0020]如上文所述，源极和漏极材料与源极和漏极接触部之间的界面处的接触电阻是重要的晶体管特性。具体而言，接触PMOS(p沟道金属氧化物半导体)装置的硼掺杂的外延硅锗(SiGe)源极和漏极结构以及后续的高温处理带来了困难，其原因在于外延SiGe中的空隙以及其他顾虑。如本文所论述的，为了提供改进的接触电阻并且消除或者极大地减少外延SiGe源极和漏极中的空隙，在外延SiGe上共沉积了钛和硅。如本文所使用的，术语共沉积指示同时(例如，在工艺和工艺室中)沉积材料。可以按照任何适当浓度对钛和硅进行共沉积，并且钛比硅为1:1(例如，一硅化钛的共沉积)尤为有利。
[0021]这样的钛和硅的层不会在沉积之后在高温处理(例如，一到两个小时的350
–
450℃处理，一到几分钟的4本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶体管结构，包括：位于源极和漏极之间的沟道区，所述源极和所述漏极均包括硅和锗；与所述沟道区相邻的栅电极；以及包括位于所述源极或所述漏极中的至少一者上的接触层的接触部，所述接触层包括钛、硅和锗，所述接触层包括不超过5％的锗浓度。2.根据权利要求1所述的晶体管结构，其中，所述接触层的锗浓度不超过2.5％并且所述接触层没有硼。3.根据权利要求1所述的晶体管结构，还包括：包括与所述接触部相邻的侧壁的电介质层，其中，所述接触层从所述源极或所述漏极至少部分地沿所述侧壁延伸。4.根据权利要求1所述的晶体管结构，其中，所述源极或所述漏极上的所述接触层的第一厚度不小于沿所述侧壁的所述接触层的第二厚度的1.25倍。5.根据权利要求1所述的晶体管结构，其中，所述源极或所述漏极上的所述接触层的第一厚度与沿所述侧壁的所述接触层的第二厚度相差不超过10％。6.根据权利要求1至5中任一项所述的晶体管结构，还包括：位于第二源极和第二漏极之间的第二沟道区，所述第二源极和所述第二漏极均包括硅和磷；以及包括位于所述源极或所述漏极中的至少一者上的第二层的第二接触部，所述第二层包括钛和硅。7.根据权利要求1至5中任一项所述的晶体管结构，其中，所述源极和所述漏极均包括具有基本上相等浓度的硅和锗的硼掺杂的外延硅锗，并且所述接触层包括处于2到10nm的范围内的厚度。8.根据权利要求1至5中任一项所述的晶体管结构，其中，所述接触部还包括第二层和位于所述第二层之上的填充材料，所述第二层包括钛和氮化物并且所述填充材料包括钴或钨中的至少一者。9.根据权利要求1至5中任一项所述的晶体管结构，其中，所述沟道区、所述源极、所述漏极和所述栅电极位于衬底层或电介质层之上，并且其中，所述接触部延伸通过所述衬底层或所述电介质层中的开口。10.根据权利要求9所述的晶体管结构，其中，所述接触层从所述源极或所述漏极至少部分地沿所述开口的侧壁延伸。11.根据权利要求1至5中任一项所述的晶体管结构，其中，所述沟道区包括平面晶体管、多栅极晶体管或栅极全环绕晶体管中的一者的区域。12.一种系统，包括：电源；以及耦合至所述电源的集成电路管芯，所述集成...

【专利技术属性】
技术研发人员：D，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：