半导体器件及其制造方法技术

本申请公开了一种半导体器件及其制造方法。其中，该半导体器件包括基底，所述基底内设置有沟道区、源极区、漏极区、漂移区、深阱区、第一浅槽隔离结构和浅槽隔离阵列，所述源极区位于所述沟道区内，所述漏极区和所述浅槽隔离阵列位于所述漂移区内，所述浅槽隔离阵列位于所述漏极区和所述源极区之间，所述漂移区位于所述第一浅槽隔离结构和所述沟道区之间，所述深阱区与所述第一浅槽隔离结构相对设置，所述浅槽隔离阵列包括若干第二浅槽隔离结构，若干所述第二浅槽隔离结构等间距分布，所述第一浅槽隔离结构和所述第二浅槽隔离结构相同。本方案可以提高LDMOS器件的击穿电压。可以提高LDMOS器件的击穿电压。可以提高LDMOS器件的击穿电压。

【技术实现步骤摘要】
半导体器件及其制造方法


[0001]本申请涉及半导体
，具体涉及一种半导体器件及其制造方法。

技术介绍

[0002]BCD（Bipolar
‑
CMOS
‑
DMOS）工艺把双极（Bipolar）器件、互补金属氧化物半导体（Complementary Metal OxideSemiconductor，CMOS）器件和双扩散金属
‑
氧化物半导体（Double
‑
diffusion Metal Oxide Semiconductor，DMOS）器件同时制作在同一芯片上，它综合了双极器件高跨导、强负载驱动能力和CMOS集成度高、低功耗的优点，使其互相取长补短，发挥各自的优点。其中，DMOS器件是BCD电路中的核心所在，为了更好的与集成电路（Integrated Circuit，IC）成熟制程进行工艺集成，一般采用横向DMOS，即LDMOS（Lateral Double
‑
diffusion Metal Oxide Semiconductor）。
[0003]目前，为了提高LDMOS器件的击穿电压，获得超高耐压的LDMOS，通常会采用进一步增加漂移区的长度或者增加浅槽隔离（shallow trench isolation，STI）结构的深度来增大导通电阻从而实现增加耐压。但是增加漂移区的长度会减小芯片的集成密度，同时增加STI结构的深度会对蚀刻工艺提出较大的挑战，并且STI结构的最大深度也受到了BCD中双极结型晶体管（Bipolar Junction Transistor，BJT）等器件以及离子注入条件的限制。这样的耐压改善方法一定程度上限制了LDMOS器件高密度、高功率和高耐压的发展，限制了LDMOS的击穿电压和导通电阻等性能。

技术实现思路

[0004]本申请提供一种半导体器件及其制造方法，可以提高LDMOS器件的击穿电压。
[0005]第一方面，本申请提供一种半导体器件，包括：基底，所述基底内设置有沟道区、源极区、漏极区、漂移区、深阱区、第一浅槽隔离结构和浅槽隔离阵列，所述源极区位于所述沟道区内，所述漏极区和所述浅槽隔离阵列位于所述漂移区内，所述浅槽隔离阵列位于所述漏极区和所述源极区之间，所述漂移区位于所述第一浅槽隔离结构和所述沟道区之间，所述深阱区与所述第一浅槽隔离结构相对设置，所述浅槽隔离阵列包括若干第二浅槽隔离结构，若干所述第二浅槽隔离结构等间距分布，所述第一浅槽隔离结构和所述第二浅槽隔离结构相同。
[0006]在一些实施例中，所述基底包括半导体衬底、埋层和外延层，所述埋层和所述外延层依次层叠设置于所述半导体衬底上，所述沟道区、所述源极区、所述漏极区、所述漂移区、所述深阱区、所述第一浅槽隔离结构和浅槽隔离阵列位于所述外延层内。
[0007]在一些实施例中，所述第二浅槽隔离结构的宽度由所述外延层朝向所述半导体衬底的方向呈线性增长。
[0008]在一些实施例中，所述第二浅槽隔离结构的宽度由所述外延层朝向所述半导体衬底的方向呈线性减小。
[0009]在一些实施例中，所述第二浅槽隔离结构的蚀刻角度为60
°
~85
°
。
[0010]在一些实施例中，所述第二浅槽隔离结构的深度为2000
Å
~5000
Å
。
[0011]在一些实施例中，相邻两个所述第二浅槽隔离结构之间的间距为0.1μm~0.5μm。
[0012]在一些实施例中，所述半导体器件还包括：栅极结构，所述栅极结构设置于所述沟道区和所述漂移区上；介质层，所述介质层覆盖所述基底和所述栅极结构，所述介质层上具有第一接触孔、第二接触孔和第三接触孔，所述第一接触孔、所述第二接触孔和所述第三接触孔分别暴露所述源极区、所述漏极区和所述栅极结构；设置于所述介质层上的源极、漏极和栅极金属层，所述源极通过所述第一接触孔与所述源极区连接，所述漏极通过所述第二接触孔与所述漏极区连接，所述栅极金属层通过所述第三接触孔与所述栅极结构连接。
[0013]在一些实施例中，所述栅极结构包括栅介质层、栅极层和栅极侧墙，所述栅介质层位于所述基底和所述栅极层之间，所述栅极侧墙位于所述栅极层的两侧。
[0014]第二方面，本申请提供了一种半导体器件的制造方法，上述半导体器件采用所述半导体器件制造方法制程，包括：提供一基底；在所述基底内形成沟道区、源极区、漏极区、漂移区、深阱区、第一浅槽隔离结构和浅槽隔离阵列，所述源极区位于所述沟道区内，所述漏极区和所述浅槽隔离阵列位于所述漂移区内，所述浅槽隔离阵列位于所述漏极区和所述源极区之间，所述漂移区位于所述第一浅槽隔离结构和所述沟道区之间，所述深阱区与所述第一浅槽隔离结构相对设置，所述浅槽隔离阵列包括若干第二浅槽隔离结构，若干所述第二浅槽隔离结构等间距分布，所述第一浅槽隔离结构和所述第二浅槽隔离结构相同。
[0015]综上，本申请提供的半导体器件包括基底，所述基底内设置有沟道区、源极区、漏极区、漂移区、深阱区、第一浅槽隔离结构和浅槽隔离阵列，所述源极区位于所述沟道区内，所述漏极区和所述浅槽隔离阵列位于所述漂移区内，所述浅槽隔离阵列位于所述漏极区和所述源极区之间，所述漂移区位于所述第一浅槽隔离结构和所述沟道区之间，所述深阱区与所述第一浅槽隔离结构相对设置，所述浅槽隔离阵列包括若干第二浅槽隔离结构，若干所述第二浅槽隔离结构等间距分布，所述第一浅槽隔离结构和所述第二浅槽隔离结构相同。本方案可以提高LDMOS器件的击穿电压。
附图说明
[0016]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0017]图1是本申请提供的半导体器件的版图。
[0018]图2是图1所示版图沿A
‑
A
’
方向的剖面图。
[0019]图3是本申请提供的基底的结构示意图。
[0020]图4是本申请提供的半导体器件的第一中间件的结构示意图。
[0021]图5是本申请提供的半导体器件的第一中间件的另一结构示意图。
[0022]图6是本申请提供的半导体器件的第二中间件的结构示意图。
[0023]图7是本申请提供的半导体器件的第三中间件的结构示意图。
[0024]图8是本申请的半导体器件的制造方法的流程示意图。
具体实施方式
[0025]这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
[0026]需要说明本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：基底，所述基底内设置有沟道区、源极区、漏极区、漂移区、深阱区、第一浅槽隔离结构和浅槽隔离阵列，所述源极区位于所述沟道区内，所述漏极区和所述浅槽隔离阵列位于所述漂移区内，所述浅槽隔离阵列位于所述漏极区和所述源极区之间，所述漂移区位于所述第一浅槽隔离结构和所述沟道区之间，所述深阱区与所述第一浅槽隔离结构相对设置，所述浅槽隔离阵列包括若干第二浅槽隔离结构，若干所述第二浅槽隔离结构等间距分布，所述第一浅槽隔离结构和所述第二浅槽隔离结构相同。2.如权利要求1所述的半导体器件，其特征在于，所述基底包括半导体衬底、埋层和外延层，所述埋层和所述外延层依次层叠设置于所述半导体衬底上，所述沟道区、所述源极区、所述漏极区、所述漂移区、所述深阱区、所述第一浅槽隔离结构和浅槽隔离阵列位于所述外延层内。3.如权利要求2所述的半导体器件，其特征在于，所述第二浅槽隔离结构的宽度由所述外延层朝向所述半导体衬底的方向呈线性增长。4.如权利要求2所述的半导体器件，其特征在于，所述第二浅槽隔离结构的宽度由所述外延层朝向所述半导体衬底的方向呈线性减小。5.如权利要求4所述的半导体器件，其特征在于，所述第二浅槽隔离结构的蚀刻角度为60
°
~85
°
。6.如权利要求1所述的半导体器件，其特征在于，所述第二浅槽隔离结构的深度为2000
Å
~5000
Å
。7.如权利要求1所述的半导体器件，其特征在于，相邻两个所述第二...

【专利技术属性】
技术研发人员：赵晓龙，于绍欣，潘亚楼，李超成，
申请(专利权)人：广州粤芯半导体技术有限公司，
类型：发明
国别省市：