芯片核心调压补偿系统技术方案

本发明专利技术涉及一种芯片核心调压补偿系统，包括与芯片核心相连接的数字延迟变换器和目标工作曲线；数字延迟变换器包括N个串联的延迟单元L

【技术实现步骤摘要】
芯片核心调压补偿系统


[0001]本专利技术涉及芯片
，尤其涉及一种芯片核心调压补偿系统。

技术介绍

[0002]芯片核心通常维持在设定内部工作电压（VDD）下运行，但是当出现较大负载时，会造成芯片核心的内部工作电压下降，且负载越大，下降幅度越明显，当下降到一定程度时，会大大影响芯片核心的性能。由此可知，如何监控芯片核心内部工作电压变化，并及时准确地进行调压补偿，使得芯片核心尽可能维持在内部工作电压下运行，提高芯片核心的性能成为亟待解决的技术问题。

技术实现思路

[0003]本专利技术目的在于，提供一种芯片核心调压补偿系统，能够及时对芯片核心进行调压补偿，提高了芯片核心的性能。
[0004]本专利技术提供了一种芯片核心调压补偿系统，包括与芯片核心相连接的数字延迟变换器和预先生成的数字延迟变换器的目标工作曲线；所述数字延迟变换器包括N个依次串联的延迟单元{L1，L2，
…
，L
n
，
…
，L
N
}，L
n
为第n个延迟单元，n的取值范围为1到N，N为延迟单元的总数量，所述数字延迟变换器包括第一端口和第二端口，所述第一端口用于输入芯片核心的内部工作电压VDD，为每一L
n
供电，所述第二端口用于输入第一时钟信号，并按照L1，L2，
…
，L
n
，
…
，L
N
的顺序进行传输，L
n
延迟的时间为t
n
, t
n
与VDD的大小成反比；所述数字延迟变换器用于在T
x
时刻采集每一L
n
对应的时钟信号C
nx
,x=1，2，3
…
，获取C
1x
当前上升沿在每一C
nx
上对应的采样点，并依次标注在C
1x
上，输出位于C
1x
当前上升沿之后，且距离下降沿最近的采样点的序号U
x
，并传输给所述芯片核心；所述目标工作曲线的横坐标为VDD值，纵坐标为所述数字延迟变换器对应的目标输出采样点序号，基于所述目标工作曲线确定目标VDD值对应的目标序号U0，基于所述目标工作曲线确定采样点序号每减小一个单位所需补偿的电压值E；所述芯片核心用于将U
x
与目标序号U0比较，若U0‑
U
x
>R，则基于U0‑
U
x
和电压值E补偿VDD，其中，R为预设的序号差阈值。
[0005]本专利技术与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本专利技术提供的一种芯片核心调压补偿系统可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有下列优点：本专利技术所述系统基于数字延迟变换器监测芯片核心的内部工作电压变化，基于目标工作曲线确定采样点序号每减小一个单位所需补偿的电压值，基于电压变化幅度和采样点序号每减小一个单位所需补偿的电压值实施补偿芯片核心的内部工作电压，提高了芯片核心调压补偿的准确性和效率，提高了芯片核心的性能。
[0006]上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其他目的、特征和优点能够
更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。
附图说明
[0007]图1为本专利技术实施例提供的芯片核心调压补偿系统示意图。
具体实施方式
[0008]为更进一步阐述本专利技术为达成预定专利技术目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本专利技术提出的一种芯片核心调压补偿系统的具体实施方式及其功效，详细说明如后。
[0009]本专利技术实施例提供了一种芯片核心调压补偿系统，如图1所示，包括与芯片核心相连接的数字延迟变换器和预先生成的数字延迟变换器的目标工作曲线（图中未示出），其中，所述目标工作曲线上的一点用于表示一内部工作电压VDD值和数字延迟变换器输出的一采样点序号之间的唯一对应关系。所述数字延迟变换器包括N个依次串联的延迟单元{L1，L2，
…
，L
n
，
…
，L
N
}，L
n
为第n个延迟单元，n的取值范围为1到N。所述数字延迟变换器包括第一端口和第二端口，所述第一端口用于输入芯片核心的内部工作电压VDD，为每一L
n
供电，所述第二端口用于输入第一时钟信号，并按照L1，L2，
…
，L
n
，
…
，L
N
的顺序进行传输，L
n
延迟的时间为t
n
， t
n
与VDD的大小成反比。
[0010]需要说明的是，芯片核心通常是需要维持在目标VDD值下工作，但突然有大负载或者受其他因素等影响时，会造成VDD值下降，所述数字延迟变换器的第一端口输入芯片核心的内部工作电压VDD，能够实时监测VDD的变化。所述第一时钟信号为高频信号。优选的，所述第一时钟信号的频率范围设置为2.4G至4G。作为一种实施，N=32、64或128等，可以理解的是，N值与调压补偿的精确度成正比。
[0011]所述数字延迟变换器用于在T
x
时刻采集每一L
n
对应的时钟信号C
nx
,x=1，2，3
…
，获取C
1x
当前上升沿在每一C
nx
上对应的采样点，并依次标注在C
1x
上，输出位于C
1x
当前上升沿之后，且距离下降沿最近的采样点的序号U
x
，U
x
的取值范围为1到N，并传输给所述芯片核心。优选的，所述数字延迟变换器每间隔预设的时间间隔进行一次数据采集。
[0012]需要说明的是，VDD值的变化，会反映到所述数字延迟变换器的逻辑输出上，VDD值变小，会导致延迟单元之间的延时变大，进而导致输出的序号值变小。所述芯片核心具体可以为图形处理器（GPU）核心。
[0013]所述芯片核心用于将U
x
与目标序号U0比较，若U0‑
U
x
>R，则基于U0‑
U
x
和电压值E补偿VDD，其中，R为预设的序号差阈值，目标序号U0基于所述目标工作曲线和目标VDD值确定，电压值E为基于所述目标工作曲线确定的当采样点序号每减小一个单位时所需补偿的电压，作为一种实施例，N=32，E=25mv。
[0014]需要说明的是，目标工作曲线仅是测试场景下预估的曲线，实际使用中，受温度等因素的影响，是可能出现漂移，因此，不能直接基于目标工作曲线和当前输出的序号值来确定对应的当前VDD值，而是仅通过目标工作曲线本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片核心调压补偿系统，其特征在于，包括与芯片核心相连接的数字延迟变换器和预先生成的数字延迟变换器的目标工作曲线，其中，所述目标工作曲线上的一点用于表示一内部工作电压VDD值和数字延迟变换器输出的一采样点序号之间的唯一对应关系；所述数字延迟变换器包括N个依次串联的延迟单元{L1，L2，
…
，L
n
，
…
，L
N
}，L
n
为第n个延迟单元，n的取值范围为1到N，N为延迟单元的总数量，所述数字延迟变换器包括第一端口和第二端口，所述第一端口用于输入芯片核心的内部工作电压VDD，为每一L
n
供电，所述第二端口用于输入第一时钟信号，并按照L1，L2，
…
，L
n
，
…
，L
N
的顺序进行传输，L
n
延迟的时间为t
n
, t
n
与VDD的大小成反比；所述数字延迟变换器用于在T
x
时刻采集每一L
n
对应的时钟信号C
nx
，x=1，2，3
…
，获取C
1x
当前上升沿在每一C
nx
上对应的采样点，并依次标注在C
1x
上，输出位于C
1x
当前上升沿之后，且距离下降沿最近的采样点的序号U
x
，并传输给所述芯片核心；所述芯片核心用于将U
x
与目标序号U0比较，若U0‑
U
x
>R，则基于U0‑
U
x
和电压值E补偿VDD，其中，R为预设的序号差阈值，目标序号U0基于所述目标工作曲线和目标VDD值确定，电压值E为基于所述目标工作曲线确定的当采样点序号每减小一个单位时所需补偿的电压。2.根据权利要求1所述的系统，其特征在于，所述数字延迟变换器还用于获取基于多个内部工作电压值VDD
y
进行测试，生成多组测试数值对（VDD
y
，U
y
），U
y
为VDD
y
对应的输出采样点的序号，以内部工作电压为横坐标，以输出采样点的序号为纵坐标构建坐标系，基于所有（VDD
y
，U
y

【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：沐曦科技北京有限公司，
类型：发明
国别省市：