半导体装置、电力转换装置及控制系统制造方法及图纸

本发明专利技术涉及半导体装置、电力转换装置及控制系统。提供对功率器件特别有用且降低了漏电流的半导体装置。半导体装置至少具备n+型半导体层、配置在该n+型半导体层上的n

【技术实现步骤摘要】
Its Application to Fabrication of Low
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Resistance Ohmic Contacts”,Applied Physics Express 6(2013)086502

技术实现思路

[0012]本专利技术的目的是提供一种抑制漏电流的半导体装置。
[0013]本专利技术人为了达到上述目的而进行了深入研究，结果发现，半导体装置至少具备n+型半导体层、配置在该n+型半导体层上的n
‑
型半导体层、至少一部分嵌入该n
‑
型半导体层中的高电阻层、以及与所述n
‑
型半导体层形成肖特基结的肖特基电极，其中，所述n+型半导体层和所述n
‑
型半导体层分别包含结晶性氧化物半导体作为主成分，所述肖特基电极的端部位于所述高电阻层上，在所述高电阻层中嵌入于所述n
‑
型半导体层中的部分的深度d(μm)满足d≥1.4μm，这种半导体装置可以减少漏电流，并且发现这样获得的半导体装置可以解决上述现有的问题。
[0014]另外，本专利技术人在获得上述见解之后，经过反复研究，最终完成了本专利技术。
[0015]即，本专利技术涉及以下技术方案。
[0016][1]一种半导体装置，至少具备n+型半导体层、配置在该n+型半导体层上的n
‑
型半导体层、至少一部分嵌入该n
‑
型半导体层中的高电阻层、以及与所述n
‑
型半导体层形成肖特基结的肖特基电极，其特征在于，
[0017]所述n+型半导体层和所述n
‑
型半导体层分别包含结晶性氧化物半导体作为主成分，所述肖特基电极的端部位于所述高电阻层上，在所述高电阻层中嵌入所述n
‑
型半导体层中的部分的深度d(μm)满足d≥1.4。
[0018][2]根据前述[1]所述的半导体装置，其中，所述深度d满足d＞1.5。
[0019][3]根据前述[1]或前述[2]所述的半导体装置，其中，向所述半导体装置施加额定电压时，将从所述肖特基结延伸的耗尽层宽度设为W1(μm)，将从所述高电阻层下端延伸的耗尽层宽度设为W2(μm)，所述深度d、所述耗尽层宽度W1及所述耗尽层宽度W2满足(W2+d)
‑
W1≥
‑
1.0的关系式。
[0020][4]根据前述[1]～[3]中任一项所述的半导体装置，其中，所述结晶性氧化物半导体包含选自铝、铟和镓中的一种或两种以上的金属。
[0021][5]根据前述[1]～[4]中任一项所述的半导体装置，其中，所述结晶性氧化物半导体至少包含镓。
[0022][6]根据前述[1]～[5]中任一项所述的半导体装置，其中，所述结晶性氧化物半导体具有刚玉结构或β
‑
gallia结构。
[0023][7]根据前述[1]～[6]中任一项所述的半导体装置，其中，所述高电阻层的底面与所述n+型半导体层的上表面之间的距离为1.0μm以下。
[0024][8]根据前述[1]～[7]中任一项所述的半导体装置，其中，所述高电阻层的底面与所述n+型半导体层和所述n
‑
型半导体层的界面为相同高度，或者与所述n+型半导体层和所述n
‑
型半导体层的界面相比位于下侧。
[0025][9]根据前述[1]～[8]中任一项所述的半导体装置，其中，所述高电阻层包含SiO2。
[0026][10]根据前述[1]～[9]中任一项所述的半导体装置，其中，所述半导体装置进一
步具有形成在所述n
‑
型半导体层上的绝缘体层，所述肖特基电极的端部位于所述绝缘体层上。
[0027][11]根据前述[1]～[10]中任一项所述的半导体装置，其中，在向所述半导体装置施加额定电压时，从所述肖特基结延伸的耗尽层宽度W1由下式定义。
[0028][0029][式中，ε1表示所述n
‑
型半导体层的介电常数(F/cm)，V表示额定电压(V)，q表示基本电荷(C)，N
d
表示所述n
‑
型半导体层的供体密度(cm
‑3)][0030][12]根据前述[11]所述的半导体装置，其中，在向所述半导体装置施加额定电压时，从所述高电阻层下端延伸的耗尽层宽度W2由下式定义。
[0031][0032][式中，ε1表示n
‑
型半导体层的介电常数(F/cm)，ε2表示高电阻层的介电常数(F/cm)，d表示高电阻层中嵌入所述n
‑
型半导体层中的部分的深度(cm)，q表示基本电荷(C)，W1表示施加额定电压时从所述肖特基结延伸的耗尽层宽度(cm)。][0033][13]根据前述[1]～[12]中任一项所述的半导体装置，其中，所述半导体装置进一步具有覆盖所述肖特基电极的外端部和所述n
‑
型半导体层表面的至少一部分的钝化膜。
[0034][14]根据前述[1]～[13]中任一项所述的半导体装置，其中，所述半导体装置为二极管。
[0035][15]根据前述[1]～[14]中任一项所述的半导体装置，其中，所述半导体装置为功率器件。
[0036][16]一种电力转换装置，使用前述[1]～[15]中任一项所述的半导体装置。
[0037][17]一种控制系统，使用前述[1]～[15]中任一项所述的半导体装置。
[0038]根据本专利技术，能够抑制半导体装置的漏电流。
附图说明
[0039]图1是示意性地显示本专利技术的实施方式的肖特基势垒二极管(SBD)的图。
[0040]图2是示意性地显示本专利技术的实施方式的肖特基势垒二极管(SBD)的优选制造工序的图。
[0041]图3是示意性地显示本专利技术的实施方式的肖特基势垒二极管(SBD)的图。
[0042]图4是在本专利技术的实施方式中使用的雾化CVD装置的构成图。
[0043]图5是显示实施例和比较例中的模拟结果的图。
[0044]图6是显示实施例和比较例中的模拟结果的图。
[0045]图7是显示采用本专利技术的实施方式的半导体装置的控制系统的一例的框构成图。
[0046]图8是显示采用本专利技术的实施方式的半导体装置的控制系统的一例的电路图。
[0047]图9是显示采用本专利技术的实施方式的半导体装置的控制系统的一例的框构成图。
[0048]图10是显示采用本专利技术的实施方式的半导体装置的控制系统的一例的电路图。
[0049]图11是示意性地显示本专利技术的实施方式的肖特基势垒二极管(SBD)的图。
[0050]图12是显示实施例中的截面扫描电子显微镜(SEM)的观察结果的图。
[0051]图13是显示比较例中的截面扫描电子显微镜(SEM)的观察结果的图。
[0052]图14是显示实施例和比较例中的I
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V测量的结果的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，至少具备n+型半导体层、配置在该n+型半导体层上的n
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型半导体层、至少一部分嵌入该n
‑
型半导体层中的高电阻层、以及与所述n
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型半导体层形成肖特基结的肖特基电极，其特征在于，所述n+型半导体层和所述n
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型半导体层分别包含结晶性氧化物半导体作为主成分，所述肖特基电极的端部位于所述高电阻层上，在所述高电阻层中嵌入所述n
‑
型半导体层中的部分的深度d满足d≥1.4，其中所述深度d的单位是μm。2.根据权利要求1所述的半导体装置，其中，所述深度d满足d＞1.5。3.根据权利要求1或2所述的半导体装置，其中，向所述半导体装置施加额定电压时，将从所述肖特基结延伸的耗尽层宽度设为W1，将从所述高电阻层下端延伸的耗尽层宽度设为W2，所述深度d、所述耗尽层宽度W1及所述耗尽层宽度W2满足(W2+d)
‑
W1≥
‑
1.0的关系式，其中所述耗尽层宽度W1和所述耗尽层宽度W2的单位是μm。4.根据权利要求1～3中任一项所述的半导体装置，其中，所述结晶性氧化物半导体包含选自铝、铟和镓中的一种或两种以上的金属。5.根据权利要求1～4中任一项所述的半导体装置，其中，所述结晶性氧化物半导体至少包含镓。6.根据权利要求1～5中任一项所述的半导体装置，其中，所述结晶性氧化物半导体具有刚玉结构或β
‑
gallia结构。7.根据权利要求1～6中任一项所述的半导体装置，其中，所述高电阻层的底面与所述n+型半导体层的上表面之间的距离为1.0μm以下。8.根据权利要求1～7中任一项所述的半导体装置，其中，所述高电阻层的底面与所述n+型半导体层和所述n
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型半导体层的界面为相同高度，或者与所述n+型半导体层和所述n
‑<...

【专利技术属性】
技术研发人员：冲川满，奥井富士雄，樋口安史，雨堤耕史，柴田英高，加藤勇次，寺井睦，
申请(专利权)人：株式会社FLOSFIA，
类型：发明
国别省市：