一种欠压锁定电路制造技术

一种欠压锁定电路，其中，所述电路包括分压锁定单元、反馈锁定单元和反相级联单元；其中，所述分压锁定单元，与带隙基准源电路、电源电压、所述反馈锁定单元和所述反相级联单元连接，用于基于电源电压和所述分压锁定单元中次级电流源的电压实现分压，并将分压信号输入至所述反相级联单元中；所述反馈锁定单元，分别与所述分压锁定单元、反相级联单元连接，用于提供滞回信号以稳定所述分压信号；所述反相级联单元，整形并放大稳定后的所述分压信号，以基于所述分压信号生成欠压锁定输出。本发明专利技术方法适用于功耗低、面积小的芯片，扩大了UVLO电路的利用范围。路的利用范围。路的利用范围。

【技术实现步骤摘要】
一种欠压锁定电路


[0001]本专利技术涉及集成电路，更具体地，涉及一种欠压锁定电路。

技术介绍

[0002]目前，当芯片的电源电压低于额定电压时，芯片的输出端会处于异常状态。通常，可以通过增加欠压锁定(UVLO，Under Voltage Lock
‑
out)电路，当识别到芯片的电源电压低于一个设定阈值时，将输出端锁定，从而确保了电路不会发生误动作的现象。
[0003]然而，现有技术中的欠压锁定电路，通常是采用分压电阻对电源电压进行分压，并将分压后得到的电压与基准电压进行比较。当分压大于基准电压时，UVLO电路会处于正常工作状态，当分压小于基准电压时，UVLO电路就会执行锁定功能。在这类电路中，由于采用了电阻进行分压，这使得芯片的版图面积难以减小，同时电阻又浪费了大量功耗，电源效率难以降低。
[0004]因此，亟需一种新的欠压锁定电路。

技术实现思路

[0005]为解决现有技术中存在的不足，本专利技术的目的在于，提供一种欠压锁定电路，通过PMOS管和次级电流源实现分压以及基本的欠压锁定逻辑。
[0006]本专利技术采用如下的技术方案。
[0007]本专利技术中涉及一种欠压锁定电路，电路包括分压锁定单元、反馈锁定单元和反相级联单元；其中，分压锁定单元，与带隙基准源电路、电源电压、反馈锁定单元和反相级联单元连接，用于基于电源电压和分压锁定单元中次级电流源的电压实现分压，并将分压信号输入至反相级联单元中；反馈锁定单元，分别与分压锁定单元、反相级联单元连接，用于提供滞回信号以稳定分压信号；反相级联单元，整形并放大稳定后的分压信号，以基于分压信号生成欠压锁定输出。
[0008]优选地，分压锁定单元包括PMOS管和次级电流源；其中，PMOS管，基于来自带隙基准源的参考电压和电源电压的比较，实现截止或导通状态；次级电流源，基于其所生成的电压和电源电压的比较，实现分压信号的输出。
[0009]优选地，PMOS管的栅极与带隙基准源电路连接，接收来自带隙基准源电路的参考电压V
ref
；PMOS管的源极与电源电压连接，接收电源电压；PMOS管的漏极与次级电流源同时连接到锁定单元中。
[0010]优选地，次级电流源，一端接地，另一端与PMOS管的漏极、锁定单元的输入端分别连接。
[0011]优选地，反馈锁定单元包括NMOS管；其中，NMOS管，基于反相级联单元中第一反相放大器输出的锁定信号实现截止或导通状态；在处于导通状态时，NMOS管与次级电流源一同拉低来自分压锁定单元的分压信号的电位，以确保欠压锁定输出为闭锁信号；在处于截止时，次级电流源独自拉低分压锁定单元的分压信号的电位，用以设定欠压锁定输出的门
限电压。
[0012]优选地，NMOS管的漏极分别与分压锁定单元的输出端、第一反相放大器的输入端连接；NMOS管的栅极分别与第一反相放大器的输出端、第二反相放大器输入端的连接；NMOS管的源极接地。
[0013]优选地，反相级联单元包括第一反相放大器和第二反相放大器；其中，第一反相放大器和第二反相放大器串联，第一反相放大器的输入端作为所述反相级联单元的输入端，第二反相放大器的输出端作为所述反相级联单元的输出端。
[0014]优选地，当电源电压V
in
与来自带隙基准源的参考电压V
ref
之差大于PMOS管的栅源极导通电压时，PMOS管处于导通状态；当电源电压V
in
与来自带隙基准源的参考电压V
ref
之差小于PMOS管的栅源极导通电压时，PMOS管处于截止状态。
[0015]优选地，次级电流源的输出电流为100nA。
[0016]优选地，当分压锁定单元的输出电压大于或等于门限电压时，NMOS管截止，反相级联单元输出开启信号；当分压锁定单元的输出电压低于门限电压时，NMOS管导通，反相级联单元输出闭锁信号。
[0017]本专利技术的有益效果在于，与现有技术相比，本专利技术中的一种欠压锁定电路，能够通过PMOS管和次级电流源实现对电源电压的分压，从而替代了现有技术中耗费芯片版图和电源功率的分压电阻。因此，本专利技术中的方法能够实现且适用于功耗低、面积小的芯片，从而扩大了UVLO电路的利用范围。
[0018]本专利技术的有益效果还包括：
[0019]1、本专利技术中一种欠压锁定电路，能够通过分压锁定单元和反馈锁定单元实现对欠压锁定逻辑的判定。并且，由于电路中增加了栅极与第一反相器输出端相连接的NMOS管，起到滞回作用，从而防止了带隙基准源电路的参考电压Vref在发生高低电平翻转时发生抖动所导致的欠压锁定输出信号的振荡。因此，本专利技术中的欠压锁定逻辑相比现有技术更加准确。
[0020]2、本专利技术电路中的反相级联单元中，串联有第一和第二反相器，并通过反相器的级联实现了对输入波形的整形，从而输出更为标准的欠压锁定电平信号。另外，两个反相器级联还平衡了输出信号的延时。
[0021]3、本专利技术电路中的NMOS管，能够在输入并非欠压状态时处于截止状态，从而配合PMOS管、电流源精确地确定出该电路中欠压锁定逻辑的门限电压。同时在输入欠压时，处于导通状态，进一步拉低电位，以实现电路的闭锁功能。
[0022]4、由于本专利技术中采用NMOS管，因此可以将门限电压设置的更大或更小，同时也扩大了电流源的选型范围，例如即使采用基准电流较小的电流源，也能够充分实现欠压锁定的功能。
附图说明
[0023]图1为本专利技术现有技术中的一种欠压锁定电路的电路结构示意图；
[0024]图2为本专利技术中一种新的欠压锁定电路的电路结构示意图。
具体实施方式
[0025]下面结合附图对本申请作进一步描述。以下实施例仅用于更加清楚地说明本专利技术的技术方案，而不能以此来限制本申请的保护范围。
[0026]图1为本专利技术现有技术中的一种欠压锁定电路的电路结构示意图。如图1所示，现有技术中通用的欠压锁定电路，通常是先经过分压电阻R1和R2对输入电压V
in
进行分压，而后将分压与参考基准电压V
ref
进行比较，在将比较放大结果输出至反相器中实现欠压锁定逻辑。
[0027]在图1中所示的现有技术中常用的欠压锁定电路中，由于电源电压通常要高于欠压锁定的参考基准电压，因此，需要采用电阻实现分压。通过生成一个合适的分压电位，实现该分压电位与参考基准电压进行比较，并通过比较的逻辑控制电路的输出。为了确保电路的安全，保证该欠压锁定电路的能量消耗足够小，需要为电路提供足够小的电流。
[0028]例如，预设该欠压锁定电路的工作电流为1uA左右，这就要求用于分压的电阻的阻值需要比较大才行。例如，当电源电压为3V左右时，如果希望工作电流在1uA左右，就需要两个分压电阻的电阻值之和为3M欧姆左右。若是还希望继续降低电路中的电流，电阻的取值就需要更大。这使得分压电阻大幅增加了芯片的静态功耗，大的电阻值也占用了过多的版图面积，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种欠压锁定电路，其特征在于：所述电路包括分压锁定单元、反馈锁定单元和反相级联单元；其中，所述分压锁定单元，与带隙基准源电路、电源电压、所述反馈锁定单元和所述反相级联单元连接，用于基于电源电压和次级电流源的电压实现分压，并将分压信号输入至所述反相级联单元中；所述反馈锁定单元，分别与所述分压锁定单元、反相级联单元连接，用于提供滞回信号以稳定所述分压信号；所述反相级联单元，整形并放大稳定后的所述分压信号，以基于所述分压信号生成欠压锁定输出。2.根据权利要求1中所述的一种欠压锁定电路，其特征在于：所述分压锁定单元包括PMOS管和次级电流源；其中，所述PMOS管，基于来自带隙基准源的参考电压和电源电压的比较，实现截止或导通状态；所述次级电流源，基于其所生成的电压和电源电压的比较，实现分压信号的输出。3.根据权利要求2中所述的一种欠压锁定电路，其特征在于：所述PMOS管的栅极与所述带隙基准源电路连接，接收来自所述带隙基准源电路的参考电压V
ref
；所述PMOS管的源极与所述电源电压连接，接收电源电压；所述PMOS管的漏极与所述次级电流源同时连接到所述锁定单元中。4.根据权利要求2中所述的一种欠压锁定电路，其特征在于：所述次级电流源，一端接地，另一端与所述PMOS管的漏极、锁定单元的输入端分别连接。5.根据权利要求1中所述的一种欠压锁定电路，其特征在于：所述反馈锁定单元包括NMOS管；其中，所述NMOS管，基于所述反相级联单元中第一反相放大器输出的锁定信号实现截止或导通状态；在处于导通状态时，所述NMOS管与所述次级电流源一同拉低来自所述分压锁定单元的分压信号的电位，以确保欠压锁定输...

【专利技术属性】
技术研发人员：林宇，
申请(专利权)人：圣邦微电子北京股份有限公司，
类型：发明
国别省市：