点时钟同步生成电路制造技术

本发明专利技术是关于一种点时钟同步生成电路，能够生成一种可保证被供给点时钟的元件所容许的脉冲宽度，并对外部图像信号进行同步的点时钟。在本发明专利技术中，将高频时钟进行分频并形成第１点时钟，且在水平同步信号的有效边缘的检测时，将其相位依据预先所设定的分频比的信息进行初始化。而且，依据预先所设定的容许最小期间的信息，从高频时钟形成在每容许最小期间，逻辑电平进行变化的第２点时钟，且在上述的有效边缘的检测时对相位进行修正，以即使在该检测前后也确保逻辑电平期间的容许最小期间。在上述的有效边缘的检测时，选择第２点时钟，然后当可确认第１点时钟的时序与第２点时钟的时序相同或在其后时，选择第１点时钟。

【技术实现步骤摘要】

本专利技术涉及一种点时钟同步生成电路，特别是涉及一种可适用于例如图像信号处理用的LSI(集成电路)的点时钟同步生成电路。
技术介绍
作为图像信号处理用的LSI，有一种用于在LSI内部生成与外部的图像时钟同步的图像时钟的。对这种LSI，不输入外部图像时钟，而只输入外部的图像信号和水平同步信号(EXHSYNC)，并在LSI内部，根据较图像时钟高频率的由外部所输入的振荡时钟(以下称作高频时钟)和水平同步信号，生成与外部图像时钟同频率、同相位的时钟，且利用该内部生成时钟对外部图像信号进行处理。这是因为，在外部图像信号的处理中不使用外部图像时钟而使用内部生成时钟，具有可依据高频时钟执行图像处理的一部分，和不需要向LSI的图像时钟的配线的优点。在图像时钟(以下称作点时钟，特别是称作内部生成的点时钟)的生成时，为了与外部图像时钟的频率吻合，可藉由利用寄存器等预先设定从高频时钟向点时钟的分频比而进行。而且，为了如上述那样，使点时钟的相位符合外部图像时钟的相位，可由外部输入水平同步信号EXHSYNC。另外，在LSI内部，所输入的外部水平同步信号EXHSYNC可直接作为水平同步信号HSYNC被处理。请参阅图2所示，在包括上述那样的LSI的图像处理系统中，必须保持在外部水平同步信号EXHSYNC的下降后所产生的外部图像时钟的上升边缘数(或下降边缘数)，与在内部的水平同步信号HSYNC的下降后所产生的点时钟的上升边缘数(或下降边缘数)的关系。上升边缘数是表示在其水平线的水平方向上的像素位置的，用于在LSI内部的图像处理电路主体中，对水平线上的象素数和作为从其水平线左端开始的像素顺序进行计数。而且，点时钟虽说作为与外部图像时钟同频率、同相位的时钟而生成，但为一种在LSI内部所生成的自行时钟，基本上与外部图像时钟是非同步的。因此，如果不具备同步化构成，则两者随着时间的推移，其偏差有可能逐渐变大。用于使点时钟同步于外部图像时钟的、与外部图像时钟同步的外部水平同步信号EXHSYNC的输入时序，对LSI也是非同步的。因此，当根据外部水平同步信号EXHSYNC进行点时钟的相位调整时，因点时钟和外部水平同步信号EXHSYNC的输入时序关系，有可能在点时钟行上附加冒险(hazard)(元件所容许的脉冲宽度以下的时钟脉冲)，而使接收了点时钟行的元件进行错误动作。这里，适用于点时钟的同步化方法，必须为一种能够保持在内部的水平同步信号HSYNC的下降后所产生的点时钟的上升边缘数，和在外部水平同步信号EXHSYNC的下降后所产生的外部图像时钟的上升边缘数的关系的方法。由此可见，上述现有的点时钟仍存在有诸多的缺陷，而亟待加以进一步改进。为了解决点时钟存在的问题，相关厂商莫不费尽心思来谋求解决的道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。有鉴于上述现有的点时钟存在的缺陷，本专利技术人基于从事此类产品设计制造多年丰富的实务经验及专业知识，积极加以研究创新，以期创设一种新型的点时钟同步生成电路，能够改进一般现有的点时钟，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本专利技术。
技术实现思路
本专利技术的目的在于，克服现有的点时钟存在的缺陷，而提供一种新的点时钟同步生成电路，所要解决的技术问题是使其可以保证用于接收点时钟的供给的元件所容许的脉冲宽度、并对外部图像信号进行同步，从而更加适于实用。本专利技术的目的及解决其技术问题是采用以下技术方案来实现的。依据本专利技术提出的一种点时钟同步生成电路，为根据所输入的水平同步信号，及与要生成的点时钟的频率相比频率高的被输入的高频时钟，而生成与1水平扫描线上的各象素对应的点时钟的点时钟同步生成电路，其包括存储将上述高频时钟进行分频的分频比信息的分频比信息存储装置；将由上述高频时钟的周期数所规定的且上述点时钟的各逻辑电平期间的容许最小期间的信息进行存储的容许最小期间信息存储装置；对上述水平同步信号的有效边缘进行检测的边缘检测装置；依据上述分频比信息存储装置所存储的分频比信息，将上述高频时钟进行分频并形成第1点时钟，且在上述水平同步信号的有效边缘的检测时，将上述第1点时钟的相位，依据上述分频比信息存储装置所存储的分频比信息进行初始化的第1点时钟形成装置；依据上述容许最小期间信息存储装置所存储的容许最小期间的信息，从上述高频时钟，形成在每一容许最小期间逻辑电平进行变化的第2点时钟，且在上述水平同步信号的有效边缘的检测时，对上述第2点时钟的相位进行修正，以即使在该检测前后也可确保逻辑电平期间的容许最小期间的第2点时钟形成装置；选择上述第1及第2点时钟的一个，并作为进行输出的点时钟的选择装置；以及在上述水平同步信号的有效边缘的检测时，使来自上述第2点时钟形成装置的第2点时钟由上述选择装置被选择，且在可确认上述第1点时钟的有效边缘的时序与上述第2点时钟的有效边缘的时序相比相同或在其后时，使来自上述第1点时钟形成装置的第1点时钟由上述选择装置被选择的选择控制装置。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的点时钟同步生成电路，其中所述的所有的装置都形成在同一半导体芯片上。前述的点时钟同步生成电路，其中所述的分频比信息存储装置可将上述分频比的信息变化设定。前述的点时钟同步生成电路，其中所述的容许最小期间信息存储装置可将上述容许最小期间的信息变化设定。前述的点时钟同步生成电路，其中所述的分频比信息存储装置将相当于上述点时钟的1周期的上述高频时钟的周期数进行存储，而作为上述分频比的信息。前述的点时钟同步生成电路，其中所述的分频比信息存储装置将使上述第1点时钟的各逻辑电平期间开始的时序信息，和在上述水平同步信号的有效边缘的检测时，作为上述第1点时钟的相位进行初始化的时序信息进行存储，而作为上述分频比的信息。本专利技术与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述专利技术目的，本专利技术的主要
技术实现思路
如下本专利技术提供了一种点时钟同步生成电路，根据所输入的水平同步信号，及与要生成的点时钟的频率相比频率高的被输入的高频时钟，而生成与1水平扫描线上的各象素对应的点时钟，其具有(1)存储将上述高频时钟进行分频的分频比信息的分频比信息存储装置，(2)将由上述高频时钟的周期数所规定的，上述点时钟的各逻辑电平期间的容许最小期间的信息进行存储的容许最小期间信息存储装置，(3)对上述水平同步信号的有效边缘进行检测的边缘检测装置，(4)依据上述分频比信息存储装置所存储的分频比信息，将上述高频时钟进行分频并形成第1点时钟，且在上述水平同步信号的有效边缘的检测时，将上述第1点时钟的相位，依据上述分频比信息存储装置所存储的分频比信息进行初始化的第1点时钟形成装置，(5)依据上述容许最小期间信息存储装置所存储的容许最小期间的信息，从上述高频时钟，形成在每一容许最小期间逻辑电平进行变化的第2点时钟，且在上述水平同步信号的有效边缘的检测时，对上述第2点时钟的相位进行修正，以即使在该检测前后也可确保逻辑电平期间的容许最小期间的第2点时钟形成装置，(6)选择上述第1及第2点时钟的一个，并作为进行输出的点时钟的选择装置，(7)在上述水平同本文档来自技高网...

【技术保护点】
一种点时钟同步生成电路，为根据所输入的水平同步信号，及与要生成的点时钟的频率相比频率高的被输入的高频时钟，而生成与１水平扫描线上的各象素对应的点时钟的点时钟同步生成电路，其特征在于其包括：存储将上述高频时钟进行分频的分频比信 息的分频比信息存储装置；将由上述高频时钟的周期数所规定的且上述点时钟的各逻辑电平期间的容许最小期间的信息进行存储的容许最小期间信息存储装置；对上述水平同步信号的有效边缘进行检测的边缘检测装置；依据上述分频比信息存储装 置所存储的分频比信息，将上述高频时钟进行分频并形成第１点时钟，且在上述水平同步信号的有效边缘的检测时，将上述第１点时钟的相位，依据上述分频比信息存储装置所存储的分频比信息进行初始化的第１点时钟形成装置；依据上述容许最小期间信息存储装 置所存储的容许最小期间的信息，从上述高频时钟，形成在每一容许最小期间逻辑电平进行变化的第２点时钟，且在上述水平同步信号的有效边缘的检测时，对上述第２点时钟的相位进行修正，以即使在该检测前后也可确保逻辑电平期间的容许最小期间的第２点时钟形成装置；选择上述第１及第２点时钟的一个，并作为进行输出的点时钟的选择装置；以及在上述水平同步信号的有效边缘的检测时，使来自上述第２点时钟形成装置的第２点时钟由上述选择装置被选择，且在可确认上述第１点时钟的有效边缘的时序与上述第２ 点时钟的有效边缘的时序相比相同或在其后时，使来自上述第１点时钟形成装置的第１点时钟由上述选择装置被选择的选择控制装置。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：小泽一将，
申请(专利权)人：沖电气工业株式会社，
类型：发明
国别省市：JP[日本]