存储器制造技术

公开了一种存储器，其包括：多个行线；多个列线；以及多个存储单元，每个存储单元耦接至行线之中的一个行线和列线之中的一个列线，其中，与行线之中的基于行地址选择的行线相对应的存储单元同时被激活，并且从激活的存储单元之中的与基于列地址选择的列线相对应的存储单元读取数据，并且被选择的列线彼此不相邻。并且被选择的列线彼此不相邻。并且被选择的列线彼此不相邻。

【技术实现步骤摘要】
存储器
[0001]相关申请的交叉引用
[0002]本申请要求于2021年6月17日提交的申请号为10
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2021
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0078734的韩国专利申请的优先权，其全部内容通过引用合并于本文中。


[0003]本专利技术的各种实施例涉及一种存储器。

技术介绍

[0004]在半导体存储器件行业早期阶段，晶圆上有许多原本良好的裸片，这意味着通过半导体制造工艺生产的存储芯片不具有带缺陷的存储单元。然而，随着存储器件的容量增加，制造没有任何带缺陷的存储单元的存储器件变得困难。因此，可以说目前基本上不可能制造出没有任何带缺陷的存储单元的存储器件。为了解决这个问题，正在利用一种在存储器件中包括冗余存储单元并利用冗余存储单元替换带缺陷的存储单元的修复方法。
[0005]在另一种方法中，使用一种用于校正错误的错误校正电路(ECC)来校正发生在存储单元中的错误。

技术实现思路

[0006]本专利技术的实施例涉及一种用于提高存储器中的错误校正效率的方法。
[0007]根据本专利技术的一个实施例，一种存储器包括：多个行线；多个列线；以及多个存储单元，每个存储单元耦接至行线之中的一个行线和列线之中的一个列线，其中，存储器适于同时激活与行线之中的基于行地址选择的行线相对应的存储单元，其中，存储器还适于从激活的存储单元之中的与基于列地址选择的列线相对应的存储单元读取数据，并且其中，被选择的列线彼此不相邻。
[0008]根据本专利技术的另一个实施例，一种存储器包括：多个行线；多个列线；多个存储单元，每个存储单元耦接至行线之中的一个行线和列线之中的一个列线，其中，存储器适于：在读取操作和写入操作期间，将与列线之中的相邻列线相对应的存储单元分配给不同的数据块。
[0009]根据本专利技术的又一个实施例，一种存储器包括：单元阵列，其包括布置成多个行和多个列的多个存储单元；第一位线感测放大器阵列，其位于单元阵列的一侧，并且适于放大存储单元的行之中的被选行的偶列的存储单元的数据；以及第二位线感测放大器阵列，其位于单元阵列的另一侧，并且适于放大存储单元的被选行的奇列的存储单元的数据，其中，存储器适于执行从第一位线感测放大器阵列和第二位线感测放大器阵列中的仅一个位线感测放大器阵列输出数据的读取操作。
[0010]根据本专利技术的再一个实施例，一种存储器包括：第一单元阵列，其包括多个行线、多个第一列线和多个第一存储单元，每个第一存储单元耦接至行线之中的一个行线和第一列线之中的一个列线；第二单元阵列，其布置为与第一单元阵列相邻，与第一单元阵列共用
行线，并且包括多个第二列线和多个第二存储单元，每个第二存储单元耦接至行线之中的一个行线和第二列线之中的一个列线；第三单元阵列，其布置为与第二单元阵列相邻，与第二单元阵列共用行线，并且包括多个第三列线和多个第三存储单元，每个第三存储单元耦接至行线中的一个行线和第三列线之中的一个列线；第一偶位线感测放大器阵列，其位于第一单元阵列的一侧，并且适于放大与被选行线和第一列线中的偶第一列线相对应的第一存储单元的数据；第一奇位线感测放大器阵列，其位于第一单元阵列的另一侧，并且适于放大与被选行线和第一列线中的奇第一列线相对应的第一存储单元的数据；第二偶位线感测放大器阵列，其位于第二单元阵列的一侧，并且适于放大与被选行线和第二列线中的偶第二列线相对应的第二存储单元的数据；第二奇位线感测放大器阵列，其位于第二单元阵列的另一侧，并且适于放大与被选行线和第二列线中的奇第二列线相对应的第二存储单元的数据；第三偶位线感测放大器阵列，其位于第三单元阵列的一侧，并且适于放大与被选行线和第三列线中的偶第三列线相对应的第三存储单元的数据；以及第三奇位线感测放大器阵列，其位于第三单元阵列的另一侧，并且适于放大与被选行线和第三列线中的奇第三列线相对应的第三存储单元的数据。
[0011]根据本专利技术的再一实施例，一种存储器包括：单元阵列，其耦接至行线和列线，并且包括共用行线的偶数个子阵列；奇组的感测放大器，奇组通过列线之中的奇列线耦接至相应的子阵列；偶组的感测放大器，偶组通过列线之中的偶列线耦接至相应的子阵列；以及选择器，其适于选择和控制第一组和第二组，以通过感测和放大与第一组和第二组耦接的列线上的数据来与外部交换数据，其中，第一组和第二组是奇组或偶组内的成对的相邻组之一。
[0012]根据本专利技术的再一实施例，一种存储器包括：单元阵列，其耦接至行线和列线，并且包括共用行线的偶数个子阵列；奇组的感测放大器，奇组通过列线之中的奇列线耦接至相应的子阵列；偶组的感测放大器，偶组通过列线之中的偶列线耦接至相应的子阵列；以及选择器，其适于选择和控制第一组和第二组，以通过感测和放大与第一组和第二组耦接的列线上的数据来与外部交换数据，其中，第一组和第二组分别是奇组之一和偶组之一，并且通过至少一个子阵列在行方向上彼此分隔开。
附图说明
[0013]图1是示出根据本专利技术的实施例的存储器的示意图。
[0014]图2是示出根据本专利技术的实施例的图1所示的存储器的第一详细示例的示意图。
[0015]图3是示出根据本专利技术的实施例的图1所示的存储器的第二详细示例的示意图。
[0016]图4是示出根据本专利技术的实施例的图1所示存储器的第三详细示例的示意图。
具体实施方式
[0017]下面将参照附图更详细地描述本专利技术的各种实施例。然而，本专利技术可以以不同的形式实现并且不应被解释为限于本文所阐述的实施例。确切地说，提供这些实施例使得本公开全面和完整，并将本专利技术的范围充分地传达给本领域技术人员。在整个公开中，相同的附图标记在本专利技术的各个附图和实施例中指代相同的部件。
[0018]图1是示出根据本专利技术的实施例的存储器的示意图。
[0019]参见图1，存储器可以包括：单元阵列111、112和113、字线驱动器(WD0、WD1和WD2)121、122和123以及位线感测放大器SA0至SA23。
[0020]单元阵列111、112和113可以包括：多个行线WL0至WL11、多个列线BL0至BL15、以及多个存储单元(示出为黑点阵列)，每个存储单元耦接至行线WL0至WL11之中的一个行线和列线BL0至BL15之中的一个列线。行线WL0至WL11也可以称为字线，并且列线BL0至BL15也可以称为位线。每个存储单元可以包括用作开关的晶体管和用于存储数据的电容器。
[0021]字线驱动器121、122和123可以在存储器的激活操作期间通过对行地址R_ADD进行解码来选择和激活行线WL0至WL11之中的一个行线。可以仅激活单元阵列111、112和113中的一个单元阵列中的一个行线。例如，当行线WL2被字线驱动器121激活时，其他行线WL0、WL1和WL3至WL11可以全部被去激活。
[0022]位线感测放大器SA0至SA23可以在激活操作期间感测和放大被选行线的存储单元的数据。可以同时激活单元阵列111、112和113之中的包括被选行线的单元阵列的上端和下端处的位本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器，包括：多个行线；多个列线；以及多个存储单元，所述多个存储单元中的每个存储单元耦接至所述行线之中的一个行线和所述列线之中的一个列线，其中，所述存储器适于同时激活与所述行线之中的基于行地址选择的行线相对应的存储单元，其中，所述存储器还适于从激活的存储单元之中的与基于列地址选择的列线相对应的存储单元读取数据，以及其中，被选择的列线彼此不相邻。2.根据权利要求1所述的存储器，其中，当所述存储单元被激活时，所述存储器还适于同时感测和放大与被选择的行线相对应的存储单元的数据。3.根据权利要求1所述的存储器，其中，指定所述列线之中的任意列线的列地址的值不同于指定与所述任意列线相邻定位的列线的列地址的值。4.一种存储器，包括：多个行线；多个列线；以及多个存储单元，所述多个存储单元中的每个存储单元耦接至所述行线之中的一个行线和所述列线之中的一个列线，其中，所述存储器适于：在读取操作和写入操作期间，将与所述列线之中的相邻列线相对应的存储单元分配给不同的数据块。5.根据权利要求4所述的存储器，其中，所述存储器还适于同时感测和放大所述存储单元之中的与同一行线相对应的存储单元。6.根据权利要求4所述的存储器，其中，所述数据块是在一次读取操作或一次写入操作期间从所述存储器输出或输入至所述存储器的数据单元。7.一种存储器，包括：单元阵列，其包括布置成多个行和多个列的多个存储单元；第一位线感测放大器阵列，其位于所述单元阵列的一侧，并且适于放大所述存储单元的行之中的被选行的偶列的存储单元的数据；以及第二位线感测放大器阵列，其位于所述单元阵列的另一侧，并且适于放大所述存储单元的所述被选行的奇列的存储单元的数据，其中，所述存储器适于执行从所述第一位线感测放大器阵列和所述第二位线感测放大器阵列之中的仅一个位线感测放大器阵列输出数据的读取操作。8.根据权利要求7所述的存储器，其中，所述存储器还适于执行将数据输入至所述第一位线感测放大器阵列和所述第二位线感测放大器阵列之中的仅一个位线感测放大器阵列的写入操作。9.根据权利要求7所述的存储器，其中，所述存储器还适于同时执行所述第一位线感测放大器阵列的数据放大操作和所述第二位线感测放大器阵列的数据放大操作。10.一种存储器，包括：
第一单元阵列，其包括多个行线、多个第一列线和多个第一存储单元，所述多个第一存储单元中的每个第一存储单元耦接至所述行线之中的一个行线和所述第一列线之中的一个列线；第二单元阵列，其布置为与所述第一单元阵列相邻，与所述第一单元阵列共用所述行线，并且包括多个第二列线和多个第二存储单元，所述多个第二存储单元中的每个第二存储单元耦接至所述行线之中的一个行线和所述第二列线之中的一个列线；第三单元阵列，其布置为与所述第二单元阵列相邻，与所述第二单元阵列共用所述行线，并且包括多个第三列线和多个第三存储单元，所述多个第三存储单元中的每个第三存储单元耦接至所述行线之中的一个行线和所述第三列线之中的一个列线；第一偶位线感测放大器阵列，其位于所述第一单元阵列的一侧，并且适于放大与被选行线和所述第一列线之中的偶第一列线相对应的第一存储单元的数据；第一奇位线感测放大器阵列，其位于所述第一单元阵列的另一侧，并且适于放大与所述被选行线和所述第一列线之中的奇第一列线相对应的第一存储单元的数据；第二偶位线...

【专利技术属性】
技术研发人员：刘敏秀，都殷协，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：