一种三维集成扇出型封装结构制造技术

本实用新型专利技术公开了一种三维集成扇出型封装结构，包括第一芯片、第二芯片、导电柱、第一导电结构和第二导电结构，第一芯片位于第二芯片的下方；第一芯片上包封有第一塑封层，第二芯片上包封有第二塑封层；第一芯片的芯片PAD和第二芯片的芯片PAD均朝向外侧；导电柱从上至下贯穿于第二塑封层和第一塑封层上；第一导电结构位于第一芯片的下方，第二导电结构位于第二芯片的上方；该第一导电结构与导电柱的下端以及第一芯片电连接；该第二导电结构与导电柱的上端以及第二芯片电连接。该封装结构在满足芯片性能的同时可进一步减小芯片封装体积，实现Z方向互连，降低信号损耗，提高封装效率，降低封装成本。降低封装成本。降低封装成本。

【技术实现步骤摘要】
一种三维集成扇出型封装结构


[0001]本技术涉及半导体芯片封装
，特别涉及一种三维集成扇出型封装结构。

技术介绍

[0002]随着手机、电脑等电子产品小尺寸、高性能、高可靠性以及超低功耗的要求越来越高，先进封装技术不断突破发展，同时在人工智能、自动驾驶、5G网络、物联网等新兴产业的加持下，三维集成先进封装的需求越来越强烈。
[0003]目前，先进封装正在向着系统集成、高速、高频、三维方向发展。高密度TSV技术及Fan
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Out扇出技术由于其较灵活、高密度、适于系统集成的优点，成为目前先进封装的核心技术；但是针对高密度集成封装，业界通常采用的TSV硅穿孔技术成本较高，且由于高密度集成会造成一定程度的信号损耗。因此，如何将多个不同种类的高密度芯片集成封装在一起构成一个功能强大且体积功耗较小的系统或者子系统，成为半导体芯片先进封装领域的一大挑战。

技术实现思路

[0004]为解决上述技术问题，本技术的目的在于提供一种三维集成扇出型封装结构。该封装结构在满足芯片性能的同时可进一步减小芯片封装体积，实现Z方向互连，降低信号损耗，提高封装效率，降低封装成本。
[0005]为实现上述技术目的，达到上述技术效果，本技术通过以下技术方案实现：
[0006]一种三维集成扇出型封装结构，包括第一芯片、第二芯片、导电柱、第一导电结构和第二导电结构，第一芯片位于第二芯片的下方；第一芯片上包封有第一塑封层，第二芯片上包封有第二塑封层；第一芯片的芯片PAD和第二芯片的芯片PAD均朝向外侧；所述导电柱从上至下贯穿于所述第二塑封层和第一塑封层上；第一导电结构位于第一芯片的下方，第二导电结构位于第二芯片的上方；该第一导电结构与所述导电柱的下端以及第一芯片的芯片PAD电连接；该第二导电结构与所述导电柱的上端以及第二芯片的芯片PAD电连接。
[0007]进一步的，所述第一导电结构包括至少一层与所述导电柱下端以及第一芯片电连接的第一金属重布线层，每层第一金属重布线层上分别覆盖有一层第一绝缘层。
[0008]更进一步的，所述第二导电结构包括至少一层与所述导电柱上端以及第二芯片电连接的第二金属重布线层，每层第二金属重布线层上分别覆盖有一层第二绝缘层。
[0009]进一步的，所述第一导电结构还连接有电性导出结构，第二导电结构还连接有凸块下金属层。
[0010]进一步的，所述电性导出结构为焊球、金属凸点或导电胶结构。
[0011]上述三维集成扇出型封装结构的制造方法，包括如下步骤：
[0012]S1，提供一承载片，将第一芯片通过键合层连接在该承载片上；且该第一芯片的芯片PAD向下；
[0013]S2，在承载片上形成将所述第一芯片包封的第一塑封层；
[0014]S3，将第二芯片贴装于所述第一塑封层上，且第二芯片的芯片PAD向上；
[0015]S4，在第一塑封层上形成将所述第二芯片包封的第二塑封层，并对第二塑封层进行减薄处理；
[0016]S5，将承载片和键合层去除；
[0017]S6，在第一塑封层和第二塑封层上形成贯穿该两层塑封层的通孔，在该该通孔中制作导电柱；
[0018]S7，在第一塑封层的下表面上形成与所述导电柱的下端以及第一芯片的芯片PAD电连接的第一导电结构；在第二塑封层上形成与所述导电柱的上端以及第二芯片的芯片PAD电连接的第二导电结构。
[0019]进一步的，在贴装第二芯片前，预先在第二芯片的芯片PAD上形成导电凸点；且在对第二塑封层进行减薄后，第二芯片的芯片PAD上的导电凸点露出。
[0020]进一步的，步骤S7中，第一导电结构的形成过程为：在第一塑封层的下表面上形成至少一层与所述导电柱下端以及第一芯片电连接的第一金属重布线层，并在每层第一金属重布线层上分别覆盖一层第一绝缘层；在第二塑封层上形成至少一层与所述导电柱上端以及第二芯片电连接的第二金属重布线层，并在每层第二金属重布线层上分别覆盖一层第二绝缘层。
[0021]更进一步的，还包括步骤S8，在外层的第一绝缘层上对应第一金属重布线层的位置以及外层的第二绝缘层上对应第二金属重布线层的位置分别开设开口，在第一绝缘层的开口上形成与第一金属重布线层电连接的电性导出结构，在第二绝缘层的开口上形成与第二金属重布线层电连接的凸块下金属层。
[0022]更进一步的，该方法中的电性导出结构为焊球、金属凸点、导电胶结构中的一种。
[0023]本技术的有益效果是：
[0024]本技术的封装结构可以实现多个芯片的Z方向互连，实现封装体积小，多芯片集成的目的；该封装结构中的导电结构与导电柱配合在实现芯片互连的同时，可使芯片PAD能够直接将信号引出，从而可以减少阻抗，降低信号损耗，缩短布线距离，降低封装成本，实现高密度集成。
[0025]本技术的封装结构在制作时通过在上下两个塑封层上钻通孔，再设置导电柱，可以实现双面同时加工导电结构，减少封装时间，极大提高封装效率，降低封装成本。
附图说明
[0026]图1为本技术实施例的一种三维集成扇出型封装结构的结构示意图。
[0027]图2至9为本技术实施例的一种三维集成扇出型封装结构的制作过程的示意图。
具体实施方式
[0028]下面结合附图对本技术的较佳实施例进行详细阐述，以使本技术的优点和特征能更易于被本领域技术人员理解，从而对本技术的保护范围做出更为清楚明确的界定。
[0029]如图1所示的一种三维集成扇出型封装结构的较佳实施例，该三维集成扇出型封装结构包括第一芯片10、第二芯片11、导电柱12、第一导电结构和第二导电结构，第一芯片10位于第二芯片11的下方；第一芯片10上包封有第一塑封层13，第二芯片11上包封有第二塑封层14；第一芯片10的芯片PAD和第二芯片11的芯片PAD均朝向外侧；所述导电柱12从上至下贯穿于所述第二塑封层14和第一塑封层13上；第一导电结构位于第一芯片10的下方，第二导电结构位于第二芯片11的上方；该第一导电结构与所述导电柱12的下端以及第一芯片10的芯片PAD电连接；该第二导电结构与所述导电柱12的上端以及第二芯片11的芯片PAD电连接。
[0030]在本实施例中，该第一导电结构包括两层与所述导电柱12的下端以及第一芯片10电连接的第一金属重布线层15，每层第一金属重布线层15上分别覆盖有一层第一绝缘层16。
[0031]该第二导电结构包括两层与导电柱12的上端以及第二芯片11电连接的第二金属重布线层17，每层第二金属重布线层17上分别覆盖有一层第二绝缘层18。
[0032]在最外层的第一绝缘层16上对应第一金属重布线层15的位置以及最外层的第二绝缘层18上对应第二金属重布线层17的位置分别开设有开口；第一绝缘层16的开口上形成有与第一金属重布线层15电连接的电性导出结构19，第二绝缘层18的开口上形成有与第二金属重布线层17电连接的凸块下金属层20本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维集成扇出型封装结构，其特征在于，包括第一芯片、第二芯片、导电柱、第一导电结构和第二导电结构，第一芯片位于第二芯片的下方；第一芯片上包封有第一塑封层，第二芯片上包封有第二塑封层；第一芯片的芯片PAD和第二芯片的芯片PAD均朝向外侧；所述导电柱从上至下贯穿于所述第二塑封层和第一塑封层上；第一导电结构位于第一芯片的下方，第二导电结构位于第二芯片的上方；该第一导电结构与所述导电柱的下端以及第一芯片的芯片PAD电连接；该第二导电结构与所述导电柱的上端以及第二芯片的芯片PAD电连接。2.根据权利要求1所述的一种三维集成扇出型封装结构，其特征在于，所述第一导电结构...

【专利技术属性】
技术研发人员：马书英，王姣，常笑男，赵艳娇，
申请(专利权)人：华天科技昆山电子有限公司，
类型：新型
国别省市：