集成电路版图的设计方法及系统、存储介质技术方案

本申请提供一种集成电路版图的设计方法及系统、存储介质，设计方法包括：获取待设计的集成电路的电路图，其中，所述集成电路包括输入输出单元，所述输入输出单元包括输入输出焊盘和所述静电保护电路，所述静电保护电路包括多个功能单元；将每个所述功能单元拆解为至少两个子单元，其中，每个所述子单元包括至少一个静电保护器件；对每个所述子单元进行物理实现，以获得每个所述子单元对应的子版图；将所述输入输出焊盘和所述子单元的子版图进行拼接，以获得对应的所述输入输出单元的版图；将多个所述输入输出单元的版图和目标IP的版图进行拼接，以获得所述集成电路的设计版图。通过本申请的方法设计的版图面积更小。过本申请的方法设计的版图面积更小。过本申请的方法设计的版图面积更小。

【技术实现步骤摘要】
集成电路版图的设计方法及系统、存储介质


[0001]本专利技术涉及半导体
，具体而言涉及一种集成电路版图的设计方法及系统、存储介质。

技术介绍

[0002]集成电路主要包括两大部分，即内核电路和外围的输入输出(IO)单元。集成电路的IO单元是其内核电路与外部环境的交互通道，而IO单元上通常上设置有静电保护电路。当由于来自外部的静电而将非常高的电压瞬间施加到静电保护电路时，静电保护电路通过放电路径来执行静电放电，以防止集成电路的内部电路损坏。
[0003]相关技术的大规模集成电路设计通常借助输入输出(input output，简称IO)库来实现全晶片静电保护设计，实现任意两个管脚的有效静电泄放保护通道。然而，由于IO库的各单元大小固定，保护能力固定，这很容易导致最终设计的版图存在以下问题：浪费面积，无法满足不同半导体知识产权(Intellectual Property，IP)核的集成要求等缺点，而如果要改善以上两个缺点再重新对版图进行设计，会来带：增大设计周期和成本，以及提高未硅(silicon)验证的风险。
[0004]因此，需要提出一种新的集成电路版图的设计方法及系统、存储介质，以解决上述技术问题中的至少一个。

技术实现思路

[0005]在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0006]针对目前存在的问题，本专利技术一方面提供一种集成电路版图的设计方法，所述方法包括：
[0007]获取待设计的集成电路的电路图，其中，所述集成电路包括输入输出单元，所述输入输出单元包括输入输出焊盘和所述静电保护电路，所述静电保护电路包括多个功能单元；
[0008]将每个所述功能单元拆解为至少两个子单元，其中，每个所述子单元包括至少一个静电保护器件；
[0009]对每个所述子单元进行物理实现，以获得每个所述子单元对应的子版图；
[0010]将所述输入输出焊盘和所述子单元的子版图进行拼接，以获得对应的所述输入输出单元的版图；
[0011]将多个所述输入输出单元的版图和目标IP的版图进行拼接，以获得所述集成电路的设计版图。
[0012]示例性地，所述多个输入输出单元的版图中包括至少一个第一版图和至少一个第二版图，其中，所述第一版图具有第一宽度和第一长度，所述第二版图具有第二宽度和第二
长度，所述第一宽度小于所述第二宽度，所述第一长度大于所述第二长度。
[0013]示例性地，具有相同功能的两个所述输入输出单元的版图的尺寸不同，和/或，形状不同。
[0014]示例性地，对每个所述子单元进行物理实现，以获得每个所述子单元对应的子版图，包括：
[0015]根据每个所述输入输出单元将要拼接的目标IP的尺寸，确定对应的所述子单元的尺寸，其中，位于所述目标IP至少一个边缘外侧的多个所述输入输出单元的版图彼此拼接。
[0016]示例性地，不同的所述目标IP对应的所述输入输出单元的版图的尺寸不同，和/或，不同的所述目标IP对应的所述输入输出单元的版图的形状不同。
[0017]示例性地，所述静电保护器件包括二极管、电阻、MOS管中的至少一种。
[0018]本申请另一方面还提供一种采用前述的设计方法设计获得的集成电路版图。
[0019]本申请又一方面还提供一种集成电路版图的设计系统，所述设计系统包括：
[0020]存储器，用于存储可执行的程序指令；
[0021]一个或多个处理器，用于执行所述存储器中存储的所述程序指令，使得所述处理器执行前述的设计方法。
[0022]本申请再一方面还提供一种计算机存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现前述的设计方法。
[0023]本专利技术的设计方法通过将静电保护电路的功能单元拆分为更小的子单元，再对每个所述子单元进行物理实现，以获得每个所述子单元对应的子版图，并将所述输入输出焊盘和所述子单元的子版图进行拼接，以获得对应的所述输入输出单元的版图；将多个所述输入输出单元的版图和目标IP的版图进行拼接，以获得所述集成电路的设计版图，可以更加灵活的组合各个子单元，能够灵活定制静电保护的方案，且能够排布出更多形状和尺寸的输入输出单元，从而可以和目标IP的版图更好的组合，从而可以满足各种IP的兼容性，提高面积利用率，且缩短设计周期，降低设计成本，并降低未硅验证的风险。
附图说明
[0024]本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。
[0025]附图中：
[0026]图1示出了本专利技术一个具体实施方式的集成电路版图的设计方法的流程图；
[0027]图2示出了常规设计方法所获得的集成电路版图的示意图；
[0028]图3示出了根据本申请的设计方法所设计获得的集成电路版图的示意图；
[0029]图4示出了本专利技术一实施例中的集成电路版图的设计系统的示意图。
具体实施方式
[0030]在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。
[0031]应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0032]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0033]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路版图的设计方法，其特征在于，所述方法包括：获取待设计的集成电路的电路图，其中，所述集成电路包括输入输出单元，所述输入输出单元包括输入输出焊盘和所述静电保护电路，所述静电保护电路包括多个功能单元；将每个所述功能单元拆解为至少两个子单元，其中，每个所述子单元包括至少一个静电保护器件；对每个所述子单元进行物理实现，以获得每个所述子单元对应的子版图；将所述输入输出焊盘和所述子单元的子版图进行拼接，以获得对应的所述输入输出单元的版图；将多个所述输入输出单元的版图和目标IP的版图进行拼接，以获得所述集成电路的设计版图。2.如权利要求1所述的设计方法，其特征在于，所述多个输入输出单元的版图中包括至少一个第一版图和至少一个第二版图，其中，所述第一版图具有第一宽度和第一长度，所述第二版图具有第二宽度和第二长度，所述第一宽度小于所述第二宽度，所述第一长度大于所述第二长度。3.如权利要求1所述的设计方法，其特征在于，具有相同功能的两个所述输入输出单元的版图的尺寸不同，和/或，形状不同。4.如权利要求1所述的设计方法，...

【专利技术属性】
技术研发人员：程仁豪，
申请(专利权)人：绍兴中芯集成电路制造股份有限公司，
类型：发明
国别省市：