本实用新型专利技术公开了一种半导体器件，其包括衬底、绝缘层、多条位线、以及位线触点。绝缘层设置在衬底上，位线设置在绝缘层上，位线触点则设置在衬底与位线之间并电连接位线，其中，位线触点还包括第一导电层与第一氧化界面层，第一氧化界面层的最底表面低于绝缘层的底面。由此，本实用新型专利技术的半导体器件可具有复合半导体层的位线触点，进而可改善位线及位线触点的结构可靠度，使半导体器件能达到更为优化的组件效能。件效能。件效能。
【技术实现步骤摘要】
半导体器件
[0001]本技术是关于一种半导体器件，特别是一种半导体存储器件。
技术介绍
[0002]随着各种电子产品朝小型化发展之趋势，半导体存储装置的设计也必须符合高积集度及高密度之要求。对于具备凹入式闸极结构之动态随机存取存储器(dynamic random access memory,DRAM)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构的动态随机存取记忆体。
[0003]一般来说，具备凹入式闸极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储信息，而每一存储单元可由一晶体管组件与一电容器组件串联组成，以接收来自于字线(word line,WL)及位线(bit line,BL)的电压信息。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术还待进一步改良以有效提升相关存储装置的效能及可靠度。
技术实现思路
[0004]本技术之一目的在于提供一种半导体器件，其是形成具有复合导体层的位线触点，进而可改善位线及位线触点的结构可靠度，使所述半导体器件能达到更为优化的组件效能。
[0005]为达上述目的，本技术之一实施例提供一种半导体器件，其包括衬底、绝缘层、多条位线、以及位线触点。所述绝缘层设置在所述衬底上，所述述线设置在所述绝缘层上。所述位线触点设置在所述衬底与所述位线之间并电连接所述位线，其中，所述位线触点还包括第一导电层与第一氧化界面层，所述第一氧化界面层的最底表面低于所述绝缘层的底面。
[0006]为达上述目的，本技术之一实施例提供一种半导体器件的制作方法，其包括以下步骤。提供衬底，在所述衬底上形成绝缘层。接着，在所述绝缘层上形成多条位线，并在所述衬底与所述位线之间形成位线触点，电连接所述位线。其中，所述位线触点还包括第一导电层与第一氧化界面层，所述第一氧化界面层的最底表面低于所述绝缘层的底面。
附图说明
[0007]所附图示提供对于本技术实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
[0008]图1至图9为本技术第一实施例中半导体器件的制作方法的步骤示意图，其
中：
[0009]图1为一半导体器件在形成掩模层后的俯视示意图；
[0010]图2为图1沿着切线A
‑
A
’
的剖面示意图；
[0011]图3为一半导体器件在形成位线触点开口后的俯视示意图；
[0012]图4为图3沿着切线A
‑
A
’
的剖面示意图；
[0013]图5为一半导体器件在形成氧化界面层后的剖面示意图；
[0014]图6为一半导体器件在形成另一氧化界面层后的剖面示意图；
[0015]图7为一半导体器件在形成位线堆叠层后的剖面示意图；
[0016]图8为一半导体器件在形成位线后的俯视示意图；以及
[0017]图9为图8沿着切线A
‑
A
’
的剖面示意图。
[0018]图10至图11为本技术第二实施例中半导体器件的制作方法的步骤示意图，其中：
[0019]图10为一半导体器件在形成氧化界面层后的剖面示意图；以及
[0020]图11为一半导体器件在形成位线后的剖面示意图。
[0021]其中，附图标记说明如下：
[0022]100、300
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体器件
[0023]110
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
衬底
[0024]112
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
浅沟渠隔离
[0025]114
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
有源区
[0026]120
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
埋藏式字线
[0027]130
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
绝缘层
[0028]132
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
氧化物层
[0029]134
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
氮化物层
[0030]136
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
氧化物层
[0031]140
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
掩模层
[0032]142、142a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体层
[0033]144
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
保护层
[0034]146
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
触点开口
[0035]152、252
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一半导体材料层
[0036]152a、252a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体层
[0037]153、153a、253、253a 第一氧化界面层
[0038]154、254
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二半导体材料层
[0039]154a、254a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一导电层
[0040]155、155a、255、255a
ꢀꢀꢀ
第二氧化界面层
[0041]156、256
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第三半导体材料层
[0042]156a、256a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二导电层
[0043]160、260
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
位线触点
[0044]162、162a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
阻障材料层
[0045]164、164a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
金属材料层
[0046]166、166a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
覆盖材料层
[0047]168、268
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
位线
[0048]B1
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
最底底面
[0049]D1
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
方向
[0050]T1、T2
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
膜厚
具体实施方式
[0051]为使熟习本本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体器件，其特征在于包括：衬底；绝缘层，设置在所述衬底上；多条位线，设置在所述绝缘层上；以及位线触点，设置在所述衬底与所述位线之间并电连接所述位线，其中，所述位线触点还包括第一导电层与第一氧化界面层，所述第一氧化界面层的最底表面低于所述绝缘层的底面。2.根据权利要求第1项所述的半导体器件，其特征在于，所述第一氧化界面层具有直线状的截面。3.根据权利要求第1项所述的半导体器件，其特征在于，所述第一氧化界面层具有U字型的截面。4.根据权利要求第1项所述的半导体器件，其特征在于，所述位线触点还包括第二氧化界面层，所述第二氧化界面层与所述第一氧化界面层分别设置在所述第一导电层的顶面与底面。5.根据权利要求第4项所述的半导体器件，其特征在于，所述第二氧化界面层与所述第一氧化界面层分别具有U字型与直线状的截面。6.根据权利要求第4项所述的半导体器件，其特征在于，所述第二氧化界面层与所述第一氧化...
【专利技术属性】
技术研发人员：叶长福，吕佐文，上官明沁，王喜勤，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：新型
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。