半导体装置制造方法及图纸

具备：JFET(10)，具有源极电极(11)、漏极电极(12)、栅极电极(13)；以及MOSFET(20)，具有源极电极(21)、漏极电极(22)、栅极电极(23)；JFET(10)的源极电极(11)和MOSFET(20)的漏极电极(22)被电连接从而JFET(10)和MOSFET(20)被级联连接。并且，将JFET(10)的栅极电压的漏极电压依存性设为栅极电压依存性，调整栅极电压依存性以使得能够减小开关损耗。存性以使得能够减小开关损耗。存性以使得能够减小开关损耗。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置
[0001]关联申请的相互参照
[0002]本申请基于2020年4月22日提出的日本专利申请第2020－76335号，这里通过参照而引用其记载内容。


[0003]本专利技术涉及将结型FET(Field Effect Transistor：以下简称作JFET)和MOSFET(Metal Oxide Semiconductor Field Effect Transistor的简称)级联连接的半导体装置。

技术介绍

[0004]以往，提出了将常导通型(normally on)的JFET和常断开(normally off)型的MOSFET级联连接的半导体装置。另外，JFET例如使用碳化硅衬底或氮化镓衬底等构成，MOSFET例如使用硅衬底构成。并且，在JFET中，为了使浪涌耐受性提高而形成了体二极管(body diode)。
[0005]现有技术文献
[0006]专利文献
[0007]专利文献1：日本特开2019－29997号公报

技术实现思路

[0008]此外，近年来，在这样的级联连接的半导体装置中，希望减小开关损耗。
[0009]鉴于以上，本专利技术的目的在于，提供能够减小开关损耗的半导体装置。
[0010]根据本专利技术的一技术方案，半导体装置，具备：JFET，具有源极电极、漏极电极、栅极电极；以及MOSFET，具有源极电极、漏极电极、栅极电极；JFET的源极电极和MOSFET的漏极电极被电连接从而JFET和MOSFET被级联连接；将JFET的栅极电压的漏极电压依存性设为栅极电压依存性而设为ΔVgJ，将电流变化率设为dI/dt，将电压变化率设为dV/dt，将电源电压设为Vd，将动作电流设为Id，将JFET的延迟时间设为ΔtmJ，将MOSFET的镜像电容设为Cgd，将MOSFET的输入电容设为Ciss，将MOSFET的栅极镜像电位设为Vm，将MOSFET的栅极阈值设为Vth，将Id/(Vm
‑
Vth)设为g，则栅极电压依存性被设为下述数式1以上且数式2以下。
[0011][数式1][0012]ΔVgJ＝(Vd
×
Id
‑
ΔtmJ
×
Id
×
dV/dt)/g/(Cgd/Ciss)/(Vd
‑
ΔtmJ
×
dV/dt)
[0013][数式2][0014]ΔVgJ＝Vd/g/(Cgd/Ciss)
×
{(dI/dt/dV/dt)
‑
ΔtmJ/g/(Cgd/Ciss)
×
dI/dt
[0015]由此，栅极电压依存性为数式1以上且数式2以下，所以能够实现开关损耗的减小。
[0016]此外，根据本专利技术的另一技术方案，半导体装置，具备：JFET，具有源极电极、漏极电极、栅极电极；以及MOSFET，具有源极电极、漏极电极、栅极电极；JFET的源极电极和MOSFET的漏极电极被电连接从而JFET和MOSFET被级联连接；将JFET的栅极电压的漏极电压
依存性设为栅极电压依存性而设为ΔVgJ，将电流变化率设为dI/dt，将电压变化率设为dV/dt，将电源电压设为Vd，将动作电流设为Id，将JFET的延迟时间设为ΔtmJ，将MOSFET的镜像电容设为Cgd，将MOSFET的输入电容设为Ciss，将MOSFET的栅极镜像电位设为Vm，将MOSFET的栅极阈值设为Vth，将Id/(Vm
‑
Vth)设为g，将镜像电容相对于输入电容的电容比设为Cgd/Ciss，则电容比被设为下述数式3以上且数式4以下。
[0017][数式3][0018]Cgd/Ciss＝Id/g/ΔVgJ
[0019][数式4][0020]Cgd/Ciss＝(Vd/ΔVgJ)
×
dI/dt/(g
×ꢀ
dV/dt)
‑
ΔtmJ/ΔVgJ/(g
×
dI/dt)
[0021]由此，电容比为数式3以上且数式4以下，所以能够实现开关损耗的减小。
[0022]另外，对各构成要素等赋予的带括号的标号表示该构成要素等与后述实施方式中记载的具体构成要素等的对应关系的一例。
附图说明
[0023]图1是第1实施方式的半导体装置的电路图。
[0024]图2是形成JFET的第1半导体芯片的平面图。
[0025]图3是图2中的区域III的放大图。
[0026]图4是沿着图3中的IV－IV线的剖视图。
[0027]图5是沿着图3中的V－V线的剖视图。
[0028]图6是沿着图3中的VI－VI线的剖视图。
[0029]图7是形成MOSFET的第2半导体芯片的平面图。
[0030]图8是沿着图7中的VIII－VIII线的剖视图。
[0031]图9是沿着图7中的IX－IX线的剖视图。
[0032]图10是表示关于栅极电压依存性与开关损耗之间的关系的模拟结果的图。
[0033]图11是表示关于构成调整区域的剂量与栅极电压依存性之间的关系的模拟结果的图。
[0034]图12是表示关于调整区域的长度与栅极电压依存性之间的关系的模拟结果的图。
[0035]图13是第2实施方式的第1半导体芯片的剖视图。
[0036]图14是表示关于外缘部的杂质浓度与栅极电压依存性之间的关系的模拟结果的图。
[0037]图15是第4实施方式的半导体装置的电路图。
[0038]图16是利用图15所示的半导体装置构成的逆变器(inverter)的电路图。
[0039]图17是图16中的U层的电路图。
具体实施方式
[0040]以下，基于附图对本专利技术的实施方式进行说明。另外，在以下各实施方式中，对于彼此相同或等同的部分赋予相同的标号而进行说明。
[0041](第1实施方式)
[0042]参照附图对第1实施方式进行说明。首先，对本实施方式的半导体装置的电路结构
进行说明。如图1所示，本实施方式的半导体装置，具有常导通(normally on)型的结型FET10和常截止(normally off)型的MOSFET20，将JFET10和MOSFET20级联连接而构成。另外，在本实施方式中，JFET10及MOSFET20分别为N沟道型。
[0043]JFET10具有源极电极11、漏极电极12、栅极层(即栅极电极)13，具体结构后述。MOSFET20具有源极电极21、漏极电极22及栅极电极23，具体结构后述。
[0044]并且，JFET10及MOSFET20中，JFET10的源极电极11和MOSFET20的漏极电极22电连接。此外，JFET10的漏极电极12与第1端子31连接，MOSFET20的源极电极21与第2端子32连接。
[0045]MOSFET20的栅极电极23经由栅极焊盘24本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体装置，级联连接了结型FET(10)和MOSFET(20)，其特征在于，具备：上述结型FET，具有源极电极(11)、漏极电极(12)、栅极电极(13)；以及上述MOSFET，具有源极电极(21)、漏极电极(22)、栅极电极(23)；上述结型FET的源极电极与上述MOSFET的漏极电极被电连接从而上述结型FET和上述MOSFET被级联连接；将上述结型FET的栅极电压的漏极电压依存性设为栅极电压依存性而设为ΔVgJ，将电流变化率设为dI/dt，将电压变化率设为dV/dt，将电源电压设为Vd，将动作电流设为Id，将上述结型FET的延迟时间设为ΔtmJ，将上述MOSFET的镜像电容设为Cgd，将上述MOSFET的输入电容设为Ciss，将上述MOSFET的栅极镜像电位设为Vm，将上述MOSFET的栅极阈值设为Vth，将Id/(Vm
‑
Vth)设为g，则上述栅极电压依存性被设为下述数式1以上且数式2以下[数式1]ΔVgJ＝(Vd
×
Id
‑
ΔtmJ
×
Id
×
dV/dt)/g/(Cgd/Ciss)/(Vd
‑
ΔtmJ
×
dV/dt)[数式2]ΔVgJ＝Vd/g/(Cgd/Ciss)
×
{(dI/dt/dV/dt)
‑
ΔtmJ/g/(Cgd/Ciss)
×
dI/dt。2.如权利要求1所述的半导体装置，其特征在于，上述栅极电压依存性被设为下述数式5[数式5]ΔVgJ＝1/g/(Cgd/Ciss)
×
{(Vd
×
Id
×
dI/dt/dV//dt)
×
(1
‑
(ΔtmJ/Vd)
×
dV/dt)}
1/2
。3.如权利要求1或2所述的半导体装置，其特征在于，上述结型FET具有：第1导电型的漂移层(113)；第1导电型的沟道层(114)，配置在上述漂移层上；第1导电型的源极层(116)，形成在上述沟道层的表层部，杂质浓度比上述沟道层高；作为上述栅极电极的第2导电型的栅极层，在上述沟道层中形成至比上述源极层深的位置；第2导电型的体层(115)，在上述沟道层中形成至比上述源极层深的位置，与上述栅极层分离；第1导电型的漏极层(111)，隔着上述漂移层而配置在与上述源极层相反的一侧；上述源极电极，与上述源极层及上述体层电连接；以及上述漏极电极，与上述漏...

【专利技术属性】
技术研发人员：河野宪司，
申请(专利权)人：株式会社电装，
类型：发明
国别省市：