一种印制电路板的布线方法、装置、设备及存储介质制造方法及图纸

本申请涉及印制电路板设计技术领域，公开了一种印制电路板的布线方法、装置、设备及存储介质，包括：根据印制电路本板中的布线情况在所述印制电路本板的表层确定出叠加区域；构建面积与所述叠加区域的面积相同的印制电路叠加板，并将所述印制电路叠加板叠加至所述印制电路本板表层上的所述叠加区域；通过在所述印制电路叠加板中进行布线的方式对所述印制电路本板的所述叠加区域下的内层和/或表层进行布线。可见，本申请能够实现叠加区域的内走线层的扩展，在不增加印制电路本版面积的情况下增加可布线区域，避免布线区域面积过小而导致整体调整板卡层叠及结构。致整体调整板卡层叠及结构。致整体调整板卡层叠及结构。

【技术实现步骤摘要】
一种印制电路板的布线方法、装置、设备及存储介质


[0001]本专利技术涉及印制电路板设计
，特别涉及一种印制电路板的布线方法、装置、设备及存储介质。

技术介绍

[0002]随着电子产品设计越来越趋于小型化且功能越来越复杂强大，从而导致其整个电路系统设计更加复杂庞大，同时由于电子产品需要降低成本，进而导致印制电路板PCB(Printed Circuit Board)板卡面积缩小，PCB pin密度极度增大，PCB设计难度增大，系统整体电气性能降低，整体产品设计成本升高。现有印制电路板为多层板，每层的形状大小均一致，每层铜箔厚度、介质厚度均匀，叠构上下对称，内层走线层有信号线、铺设的铜皮、表层除此之外还有各种器件等。
[0003]上述印制电路板布局密集且器件较多，考虑到线与线、器件、过孔、螺丝孔等的间距，此种情况下，部分信号线不能走表层，即表层留给布线的空间很小，因此信号线需要考虑放到内层走线层，此处则需要打孔，才能将表层贴片器件上的信号引到内层，故内层走线压力增大，加上打孔的原因，内层走线范围也受该因素一定影响而变小。还有一些元件下方不允许走线，比如晶振等，这种情况下也会缩小内层走线范围。然而随着电子产品体积缩小，走线、布件密度更高，板卡面积也要求更小。此种情况下易出现布局空间狭小、走线区域过小导致线间距不够等问题，一般情况优先选择调整布局布线，如布局空间仍不够可以选择更换更小物料，如不能更换则需改变板卡结构，加大板卡尺寸、改变原有板卡结构以及增加板卡层数等。因为整机本身大小有限制，若要改动结构，势必会改动更多位置结构，改动方案未必通过。
[0004]因此，上述技术问题亟待本领域技术人员解决。

技术实现思路

[0005]有鉴于此，本专利技术的目的在于提供一种印制电路板的布线方法、装置、设备及存储介质，能够实现叠加区域的内走线层的扩展，在不增加印制电路本版面积的情况下增加可布线区域，避免布线区域面积过小而导致整体调整板卡层叠及结构。其具体方案如下：
[0006]本申请的第一方面提供了一种印制电路板的布线方法，包括：
[0007]根据印制电路本板中的布线情况在所述印制电路本板的表层确定出叠加区域；
[0008]构建面积与所述叠加区域的面积相同的印制电路叠加板，并将所述印制电路叠加板叠加至所述印制电路本板表层上的所述叠加区域；
[0009]通过在所述印制电路叠加板中进行布线的方式对所述印制电路本板的所述叠加区域下的内层和/或表层进行布线。
[0010]可选的，所述根据印制电路本板中的布线情况在所述印制电路本板的表层确定出叠加区域，包括：
[0011]将所述印制电路本板中布线复杂的内层对应的表层区域和/或表层所在的表层区
域确定为所述叠加区域。
[0012]可选的，所述将所述印制电路本板中布线复杂的内层对应的表层区域和/或表层所在的表层区域确定为所述叠加区域，包括：
[0013]根据所述印制电路本板中的布线情况确定出布线复杂的内层和/或表层对应的多个表层区域，并根据多个所述表层区域确定出多个所述叠加区。
[0014]可选的，所述构建面积与所述叠加区域的面积相同的印制电路叠加板，并将所述印制电路叠加板叠加至所述印制电路本板表层上的所述叠加区域，包括：
[0015]针对每个所述叠加区域，构建面积与每个所述叠加区域的面积相同的所述印制电路叠加板，得到与每个所述叠加区域对应的所述印制电路叠加板；
[0016]分别将每个所述印制电路叠加板叠加至所述印制电路本板表层上的具有相同面积的所述叠加区域。
[0017]可选的，所述将所述印制电路本板中布线复杂的内层对应的表层区域和/或表层所在的表层区域确定为所述叠加区域，包括：
[0018]将所述印制电路本板中的内层或表层布线密集的情况或布线空间缺乏的情况确定为布线复杂的情况。
[0019]可选的，所述通过在所述印制电路叠加板中进行布线的方式对所述印制电路本板的所述叠加区域下的内层和/或表层进行布线，包括：
[0020]在叠加压合层进行布线时，通过仿真方式确定出布线的线宽参数以将所述叠加区域的布线线宽设置为与所述线宽参数一致，使得叠加压合层的布线与所述印制电路本板的正常区域表层的布线具有相同的阻抗值。
[0021]可选的，所述叠加压合层为所述印制电路本板的所述叠加区域所在的表层与所述印制电路叠加板的底层叠加的层。
[0022]本申请的第二方面提供了一种印制电路板的布线装置，包括：
[0023]叠加区域确定模块，用于根据印制电路本板中的布线情况在所述印制电路本板的表层确定出叠加区域；
[0024]叠加板构建及叠加模块，用于构建面积与所述叠加区域的面积相同的印制电路叠加板，并将所述印制电路叠加板叠加至所述印制电路本板表层上的所述叠加区域；
[0025]布线模块，用于通过在所述印制电路叠加板中进行布线的方式对所述印制电路本板的所述叠加区域下的内层和/或表层进行布线。
[0026]本申请的第三方面提供了一种电子设备，所述电子设备包括处理器和存储器；其中所述存储器用于存储计算机程序，所述计算机程序由所述处理器加载并执行以实现前述印制电路板的布线方法。
[0027]本申请的第四方面提供了一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机可执行指令，所述计算机可执行指令被处理器加载并执行时，实现前述印制电路板的布线方法。
[0028]本申请中，先根据印制电路本板中的布线情况在所述印制电路本板的表层确定出叠加区域；然后构建面积与所述叠加区域的面积相同的印制电路叠加板，并将所述印制电路叠加板叠加至所述印制电路本板表层上的所述叠加区域；最后通过在所述印制电路叠加板中进行布线的方式对所述印制电路本板的所述叠加区域下的内层和/或表层进行布线。
可见，本申请在根据布线情况在印制电路本板的表层确定出叠加区域之后，以叠加区域的面积为基准创建出相同面积的印制电路板作为印制电路叠加板并叠加至印制电路本板中的叠加区域位置上，在此基础上通过在印制电路叠加板中布线来达到对所述印制电路本板的所述叠加区域下的内层和/或表层进行布线的效果，从而实现叠加区域的内走线层的扩展，在不增加印制电路本版面积的情况下增加可布线区域，避免布线区域面积过小而导致整体调整板卡层叠及结构。
附图说明
[0029]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0030]图1为本申请提供的一种印制电路板的布线方法流程图；
[0031]图2为本申请提供的一种具有八层板的印制电路本板的侧截面示例图；
[0032]图3为本申请提供的一种具体的叠加PCB板卡模型示例图；
[0033]图4为本申请提供的另一种具体的叠本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种印制电路板的布线方法，其特征在于，包括：根据印制电路本板中的布线情况在所述印制电路本板的表层确定出叠加区域；构建面积与所述叠加区域的面积相同的印制电路叠加板，并将所述印制电路叠加板叠加至所述印制电路本板表层上的所述叠加区域；通过在所述印制电路叠加板中进行布线的方式对所述印制电路本板的所述叠加区域下的内层和/或表层进行布线。2.根据权利要求1所述的印制电路板的布线方法，其特征在于，所述根据印制电路本板中的布线情况在所述印制电路本板的表层确定出叠加区域，包括：将所述印制电路本板中布线复杂的内层对应的表层区域和/或表层所在的表层区域确定为所述叠加区域。3.根据权利要求2所述的印制电路板的布线方法，其特征在于，所述将所述印制电路本板中布线复杂的内层对应的表层区域和/或表层所在的表层区域确定为所述叠加区域，包括：根据所述印制电路本板中的布线情况确定出布线复杂的内层和/或表层对应的多个表层区域，并根据多个所述表层区域确定出多个所述叠加区域。4.根据权利要求3所述的印制电路板的布线方法，其特征在于，所述构建面积与所述叠加区域的面积相同的印制电路叠加板，并将所述印制电路叠加板叠加至所述印制电路本板表层上的所述叠加区域，包括：针对每个所述叠加区域，构建面积与每个所述叠加区域的面积相同的所述印制电路叠加板，得到与每个所述叠加区域对应的所述印制电路叠加板；分别将每个所述印制电路叠加板叠加至所述印制电路本板表层上的具有相同面积的所述叠加区域。5.根据权利要求2所述的印制电路板的布线方法，其特征在于，所述将所述印制电路本板中布线复杂的内层对应的表层区域和/或表层所在的表层区域确定为所述叠加...

【专利技术属性】
技术研发人员：赵玉，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：发明
国别省市：